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參數(shù)資料
| 型號： | CY8C24123 |
| 英文描述： | Embedded Processors and Controllers |
| 中文描述： | 嵌入式處理器和控制器 |
| 文件頁數(shù)： | 238/322頁 |
| 文件大小： | 3134K |
| 代理商： | CY8C24123 |
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Analog Interface
CY8C24xxx Preliminary Data Sheet
238
Document No. 38-12011 Rev. *E
December 22, 2003
Figure 18-6. General SAR Timing
18.2
Register Definitions
18.2.1
CMP_CR0 Register
This register contains two fields. Bits 5 and 4, COMP[1:0],
are the read-only bits corresponding to the comparator bits
in each of the two analog columns. These bits are synchro-
nized to the column clock, and thus may be reliably polled
by the CPU. Bits 1 and 0, AINT[1:0], select the interrupt
source for each column as the input to the interrupt control-
ler.
By default, the interrupt is the comparator bit. However, if a
bit in this field is set, the interrupt for that column will be
derived from the falling edge of PHI2 clock for that column.
Firmware can use this capability to synchronize to the cur-
rent column clock.
For additional information, reference the
CMP_CR0 register
on page 105
.
18.2.2
CMP_CR1 Register
The CLDIS bits in this register are used to override the ana-
log column comparator synchronization. When these bits
are set, the given column is not synchronized to PHI2 in the
analog interface. This capability is typically used to allow a
continuous time comparator result to propagate directly to
the interrupt controller during Sleep. Since the master clocks
(except the 32K clock) are turned off during Sleep, the syn-
chronizer must be bypassed.
For additional information, reference the
CMP_CR1 register
on page 107
.
18.2.3
ASY_CR Register
The SAR hardware control bits are located in the ASY_CR
register. All bits are relevant to SAR operation except for bit
0, SYNCEN. SYNCEN is associated with analog register
write stalling and is described in the Analog Interface Syn-
chronization section.
The SAR hardware accelerator is a block of specialized
hardware designed to sequence the SAR algorithm for effi-
cient A/D conversion. A SAR ADC is implemented concep-
tually with a DAC of the desired precision and a comparator.
This functionality is configured from one or more PSoC
blocks. For each conversion, the firmware should initialize
the ASY_CR register and set the sign bit of the DAC as the
first guess in the algorithm. A sequence of OR instructions
(Read, Modify, Write) to the DAC (CR0) register is then exe-
cuted. Each of these OR instructions causes the SAR hard-
ware to read the current state of the comparator, checking
the validity of the previous guess. It either clears it or leaves
it set, accordingly. The next LSB in the DAC register is also
set as the next guess. Six OR instructions will complete the
conversion of a 6-bit DAC. The resulting DAC code, which
matches the input voltage to within 1 LSB, is then read back
from the DAC CR0 register.
Bit 7: Reserved.
Bits 6, 5, and 4: SARCNT[2:0].
SAR count value. These
three bits are used to initialize a 3-bit counter to sequence
the 6 bits of the SAR algorithm. Typically, the user would ini-
tialize this register to ‘6’. When these bits are any value
PHI1
PHI2
ACMP
IOR
IOW
STALL
Comparator is valid on PHI1
rising. SAR computation is
done and IOR finishes.
DAC output is valid
at end of PHI2.
Comparator is now
valid for previous IOW,
repeat process.
IOR causes STALL
to assert, to wait for
PHI1 rising.
New value is written
to DAC register.
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