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參數(shù)資料
| 型號(hào)： | DSPA56371 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | SigmaDSP 28-/56-Bit Audio Processor with Two ADCs and Four DACs |
| 中文描述： | SigmaDSP的28-/56-Bit音頻處理器雙ADC和4個(gè)DAC |
| 文件頁數(shù)： | 66/124頁 |
| 文件大?。?/td> | 1752K |
| 代理商： | DSPA56371 |
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46
DSP56371 Technical Data
Freescale Semiconductor
Enhanced Serial Audio Interface Timing
14
Enhanced Serial Audio Interface Timing
Table 22. Enhanced Serial Audio Interface Timing
No.
Characteristics1, 2, 3
Symbol
Expression3
Min
Max
Condition4
Unit
62
Clock cycle5
tSSICC
4
× Tc
22.3
—
i ck
ns
4
× Tc
22.3
—
x ck
SCKT:max[(3*TC) or t87]
26.5
—
x ck
63
Clock high period
For internal clock
—
2
× Tc 10.0
3.4
—
ns
For external clock
2
× Tc
10.0
—
64
Clock low period
For internal clock
—
2
× Tc 10.0
3.4
—
ns
For external clock
2
× Tc
10.0
—
65
SCKR rising edge to FSR out (bl) high
—
37.0
22.0
x ck
i ck a
ns
66
SCKR rising edge to FSR out (bl) low
—
37.0
22.0
x ck
i ck a
ns
67
SCKR rising edge to FSR out (wr) high6
——
—
39.0
24.0
x ck
i ck a
ns
68
SCKR rising edge to FSR out (wr) low6
——
—
39.0
24.0
x ck
i ck a
ns
69
SCKR rising edge to FSR out (wl) high
—
36.0
21.0
x ck
i ck a
ns
70
SCKR rising edge to FSR out (wl) low
—
37.0
22.0
x ck
i ck a
ns
71
Data in setup time before SCKR (SCK in
synchronous mode) falling edge
——
0.0
19.0
—
x ck
i ck
ns
72
Data in hold time after SCKR falling edge
—
5.0
3.0
—
x ck
i ck
ns
73
FSR input (bl, wr) high before SCKR falling
edge 6
——
1.0
23.0
—
x ck
i ck a
ns
74
FSR input (wl) high before SCKR falling edge
—
1.0
23.0
—
x ck
i ck a
ns
75
FSR input hold time after SCKR falling edge
—
3.0
0.0
—
x ck
i ck a
ns
76
Flags input setup before SCKR falling edge
—
0.0
19.0
—
x ck
i ck s
ns
77
Flags input hold time after SCKR falling edge
—
6.0
0.0
—
x ck
i ck s
ns
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PDF描述 |
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