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參數(shù)資料
| 型號(hào)： | HD6437020VXI |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | SuperH⑩ RISC engine |
| 中文描述： | ⑩的SuperH RISC引擎 |
| 文件頁(yè)數(shù)： | 109/507頁(yè) |
| 文件大小： | 1311K |
| 代理商： | HD6437020VXI |
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HITACHI 93
Section 8 Bus State Controller (BSC)
8.1
Overview
The bus state controller (BSC) divides address space and outputs control signals for all kinds of
memory and peripheral LSIs. BSC functions enable the LSI to link directly with DRAM, SRAM,
ROM, and peripheral LSIs without the use of external circuits, simplifying system design and
allowing high-speed data transfers in a compact system.
8.1.1
Features
The BSC has the following features.
Address space is divided into eight areas
A maximum 4-Mbyte of linear address space for each of eight areas, 0–7 (area 1 can be up
to 16-Mbyte linear space when set for DRAM) (The space that can actually be used varies
with the type of memory connected)
Bus width (8 bits or 16 bits) can be selected by access address
On-chip ROM and RAM is accessed in one cycle (32 bits wide)
Wait states can be inserted using the
WAIT
pin
Wait state insertion can be controlled through software. Register settings can be used to
specify the insertion of 1–4 cycles for areas 0, 2, and 6 (long wait function)
The type of memory connected can be specified for each area.
Outputs control signals for accessing the memory and peripheral LSIs connected to the area
Direct interface to DRAM
Multiplexes row/column addresses according to DRAM capacity
Two types of byte access signals (dual-CAS system and dual-WE system)
Supports burst operation (high-speed page mode)
Supports CAS-before-RAS refresh and self-refresh
Access control for all memory and peripheral LSIs
Address/data multiplex function
Parallel execution of external writes and the like with internal access (warp mode)
Supports parity check and generation for data bus
Odd parity/even parity selectable
Interrupt request generated for parity error (PEI interrupt request signal)
Refresh counter can be used as an 8-bit interval timer
Interrupt request generated at compare match (CMI interrupt request signal)
8.1.2
Block Diagram
Figure 8.1 shows the block diagram of the bus state controller.
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