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參數(shù)資料
| 型號： | HD6437020VXI |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | SuperH⑩ RISC engine |
| 中文描述： | ⑩的SuperH RISC引擎 |
| 文件頁數(shù)： | 121/507頁 |
| 文件大?。?/td> | 1311K |
| 代理商： | HD6437020VXI |
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HITACHI 105
Bit:
15
14
13
12
11
10
9
8
Bit name:
CW2
RASD
TPC
BE
CDTY
MXE
MXC1
MXC0
Initial value:
0
0
0
0
0
0
0
0
R/W:
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
Bit:
7
6
5
4
3
2
1
0
Bit name:
—
—
—
—
—
—
—
—
Initial value:
0
—
0
—
0
—
0
—
0
—
0
—
0
—
0
—
R/W:
Bit 15 (dual-CAS or dual-WE select bit (CW2)): When accessing a 16-bit bus width space,
CW2 selects the dual-CAS or the dual-WE method. When cleared to 0, the
CASH
,
CASL
, and
WRL
signals are valid ; when set to 1, the
CASL
,
WRH
, and
WRL
signals are valid. When
accessing an 8-bit space, only
CASL
and
WRL
signals are valid, regardless of CW2 settings.
Bit 15L: CW2
Description
Dual-CAS:
CASH
,
CASL
, and
WRL
signals are valid (initial value)
Dual-WE:
CASL
,
WRH
, and
WRL
signals are valid
0
1
Bit 14 (RAS down (RASD)): When DRAM access pauses, RASD determines whether to keep
RAS
low while waiting for the next DRAM access (RAS down mode) or return it to high
(RAS up mode). When cleared to 0, the
RAS
signal returns to high; when set to 1, it stays at
low.
Bit 14: RASD
Description
RAS up mode: Return
RAS
signal to high and wait for the next DRAM
access (initial value)
RAS down mode: Keep
RAS
signal low and wait for the next DRAM
access
0
1
Bit 13 (RAS precharge cycle count (TPC)): TPC selects whether the
RAS
signal precharge
cycle (T
P
) will be 1 state or 2. When TPC is cleared to 0, a 1-state precharge cycle is inserted;
when 1 is set, a 2-state precharge cycle is inserted.
Bit 13: TPC
Description
0
Inserts 1-state precharge cycle (initial value)
1
Inserts 2-state precharge cycle
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