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參數(shù)資料
| 型號： | HD6437020VXI |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | SuperH⑩ RISC engine |
| 中文描述： | ⑩的SuperH RISC引擎 |
| 文件頁數(shù)： | 111/507頁 |
| 文件大?。?/td> | 1311K |
| 代理商： | HD6437020VXI |
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HITACHI 95
8.1.3
Pin Configuration
Table 8.1 shows the BSC pin configuration.
Table 8.1
Pin Configuration
Name
Abbreviation
CS7
–
CS0
I/O
Function
Chip select 7–0
O
Chip select signal that indicates the area being
accessed
Read
RD
WRH
WRL
WR
*
1
HBS
*
2
LBS
*
3
RAS
CASH
O
Strobe signal that indicates the read cycle
High write
O
Strobe signal that indicates write cycle to upper 8 bits
Low write
O
Strobe signal that indicates write cycle to lower 8 bits
Write
O
Strobe signal that indicates write cycle
High byte strobe
O
Strobe signal that indicates access to upper 8 bits
Low byte strobe
O
Strobe signal that indicates access to lower 8 bits
Row address strobe
O
DRAM row address strobe signal
High column
address strobe
O
Column address strobe signal for accessing the
upper 8 bits of the DRAM
Low column address
strobe
CASL
O
Column address strobe signal for accessing the lower
8 bits of the DRAM
Address hold
AH
O
Signal for holding the address for address/data
multiplexing
Wait
WAIT
I
Wait state request signal
Address bus
A21–A0
O
Address output
Data bus
AD15–AD0
I/O
Data I/O. During address/data multiplexing, address
output and data input/output.
Data bus parity high
DPH
I/O
Parity data I/O for upper byte
Data bus parity low
Notes: 1. Doubles with the
WRL
pin. (Selected by the BAS bit of the BCR. See section 8.2.1, Bus
Control Register, for details.
2. Doubles with the A0 pin. (Selected by the BAS bit of the BCR. See section 8.2.1, Bus
Control Register, for details.
3. Doubles with the
WRH
pin. (Selected by the BAS bit of the BCR. See section 8.2.1, Bus
Control Register, for details.
DPL
I/O
Parity data I/O for lower byte
8.1.4
Register Configuration
The BSC has ten registers (listed in table 8.2) which control space division, wait states, DRAM
interface, and parity check.
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