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參數(shù)資料
| 型號(hào)： | HD6437020VXI |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | SuperH⑩ RISC engine |
| 中文描述： | ⑩的SuperH RISC引擎 |
| 文件頁數(shù)： | 345/507頁 |
| 文件大小： | 1311K |
| 代理商： | HD6437020VXI |
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HITACHI 331
Bit 5: TME
Description
0
Timer disabled: TCNT is initialized to H'00 and count-up stops (initial
value)
Timer enabled: TCNT starts counting. A
WDTOVF
signal or interrupt
is generated when TCNT overflows.
1
Bits 4 and 3 (reserved): These bits always read as 1. The write value should always be 1.
Bits 2–0 (clock Select 2–0 (CKS2–CKS0)): CKS2–CKS0 select one of eight internal clock
sources for input to the TCNT. The clock signals are obtained by dividing the frequency of the
system clock (
φ
).
Description
Bit 2:
CKS2
Bit 1:
CKS1
Bit 0:
CKS0
Clock Source
Overflow Interval* (
φ
= 20 MHz)
0
0
0
φ
/2 (initial value)
φ
/64
φ
/128
φ
/256
φ
/512
φ
/1024
φ
/4096
φ
/8192
25.6
μ
s
819.2
μ
s
0
0
1
0
1
0
1.6 ms
0
1
1
3.3 ms
1
0
0
6.6 ms
1
0
1
13.1 ms
1
1
0
52.4 ms
1
Note:
1
1
104.9 ms
The overflow interval listed is the time from when the TCNT begins counting at H'00 until an
overflow occurs.
12.2.3
Reset Control/Status Register (RSTCSR)
The RSTCSR is an eight-bit readable and writable register that controls output of the reset signal
generated by timer counter (TCNT) overflow and selects the internal reset signal type. The
RSTCSR differs from other registers in that it is more difficult to write. See section 12.2.4
Register Access, for details. RSTCR is initialized to H'1F by input of a reset signal from the
RES
pin, but is not initialized by the internal reset signal generated by the overflow of the WDT. It is
initialized to H'1F in standby mode.
Bit:
7
6
5
4
3
2
1
0
Bit name:
WOVF
RSTE
RSTS
—
—
—
—
—
Initial value:
0
0
0
1
—
1
—
1
—
1
—
1
—
R/W:
R/(W)*
R/W
R/W
Note:
Only 0 can be written in bit 7 to clear the flag.
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