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參數(shù)資料
| 型號(hào)： | IBM21P100BGB |
| 元件分類： | 總線控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA304 |
| 封裝： | 31 X 31 MM, HEAT SINK, PLASTIC, BGA-304 |
| 文件頁數(shù)： | 3/140頁 |
| 文件大小： | 2032K |
| 代理商： | IBM21P100BGB |
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IBM21P100BGB
IBM 133 PCI-X Bridge R1.1
Clocking and Reset
Page 92 of 131
ppb11_clock_reset.fm.03
July 9, 2001
programmable pull-up resistor described above. In the worst case, this process may include up to 80
msfor
the capacitive load on the S_PCIXCAP net to be charged; hence, it is prudent to overlap the two functions. By
the time the 100
ms timer expires, the bus capability will have been determined and the appropriate initializa-
tion pattern can be driven on the secondary interface. The S_RST# signal is then de-asserted a minimum of
ten secondary bus cycles later.
When the secondary bus is operating in PCI-X mode, an internal PLL is used to source the clock tree for the
secondary clock domain inside the bridge. The appropriate range and tuning bits for the PLL are set once the
initialization pattern is known, and an internal PLL reset signal is deactivated to allow the PLL to begin locking
to the S_CLK input frequency. The PLL requires an allowance of 100
ms to accomplish this frequency lock, so
an internal reset is held on the logic in the secondary clock domain until this time period has elapsed. While
the internal reset is active, the bridge will not respond to any secondary bus transactions. When the
secondary bus is operating in PCI mode, the internal PLL for the secondary interface is not used. In this case,
the internal PLL reset remains activated, keeping the PLL in bypass mode, and the internal logic reset is held
for only five additional secondary clock cycles.
Figure 4: De-assertion of S_RST#
Table 11: Delay Times for De-assertion of S_RST#
PCI
PCI-X (66 MHz)
PCI-X (100 MHz)
PCI-X (133 MHz)
Tpirstdly
7 P_cycles
6678 P_cycles
100
ms - 133 ms
13350 P_cycles
133
ms - 200 ms
13350 P_cycles
100
ms - 133 ms
Txcap
6675 P_cycles
100
ms - 133 ms
13347 P_cycles
133
ms - 200 ms
13347 P_cycles
100
ms - 133 ms
Tsrstdly
11 S + 7 P_cycles
Tsirstdly
16 S_cycles
6687 S_cycles
100
ms - 133 ms
13359 S_cycles
133
ms - 200 ms
13359 S_cycles
100
ms - 133 ms
P_CLK
S_AD[31::00]..
P_RST#
S_CLK
p_internal_rst#
24
5
6
7
13
P_Cycle
s_internal_rst#
Tpirstdly
S_PCIXCAP_PU
S_STOP#:S_TRDY#
Txcap
S_RST#
S_DEVSEL#:
Tsirstdly
00
1XX
Tsrstdly
S_REQ64#
S_CLK_STABLE
Bus parked when reset
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