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參數(shù)資料
| 型號： | MFRC53001T |
| 廠商： | NXP Semiconductors N.V. |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | ISO-IEC 14443 A Reader IC |
| 封裝： | MFRC53001T/0FE<SOT287-1 (SO32)|<<http://www.nxp.com/packages/SOT287-1.html<1<week 5, 2005,;MFRC53001T/0FE<SOT287-1 (SO32)|<<http://www.nxp.com/packages/SOT287-1.html<1 |
| 文件頁數(shù)： | 109/115頁 |
| 文件大?。?/td> | 2590K |
| 代理商： | MFRC53001T |
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MFRC530_33
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NXP B.V. 2010. All rights reserved.
Product data sheet
PUBLIC
Rev. 3.3 — 6 July 2010
057433
109 of 115
continued >>
NXP Semiconductors
MFRC530
ISO/IEC 14443 A Reader IC
22. Tables
Table 1. Quick reference data . . . . . . . . . . . . . . . . . . . . .3
Table 2. Ordering information . . . . . . . . . . . . . . . . . . . . .3
Table 3. Pin description . . . . . . . . . . . . . . . . . . . . . . . . . .5
Table 4. Supported microprocessor and EPP interface
signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7
Table 5. Connection scheme for detecting the parallel
interface type . . . . . . . . . . . . . . . . . . . . . . . . . . .8
Table 6. SPI compatibility . . . . . . . . . . . . . . . . . . . . . . .10
Table 7. SPI read data . . . . . . . . . . . . . . . . . . . . . . . . . .10
Table 8. SPI read address . . . . . . . . . . . . . . . . . . . . . . .11
Table 9. SPI write data . . . . . . . . . . . . . . . . . . . . . . . . .11
Table 10. SPI write address . . . . . . . . . . . . . . . . . . . . . .11
Table 11. EEPROM memory organization diagram . . . . .12
Table 12. Product information field byte allocation . . . . .13
Table 13. Product information field byte description . . . .13
Table 14. Product type identification definition . . . . . . . .13
Table 15. Byte assignment for register initialization at
start-up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14
Table 16. Shipment content of StartUp configuration file .14
Table 17. Byte assignment for register initialization at
startup. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15
Table 18. FIFO buffer access . . . . . . . . . . . . . . . . . . . . .17
Table 19. Associated FIFO buffer registers and flags . . .18
Table 20. Interrupt sources . . . . . . . . . . . . . . . . . . . . . . .19
Table 21. Interrupt control registers . . . . . . . . . . . . . . . .19
Table 22. Associated Interrupt request system registers
and flags . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20
Table 23. Associated timer unit registers and flags . . . . .24
Table 24. Signal on pins during Hard power-down . . . . .25
Table 25. Pin TX1 configurations . . . . . . . . . . . . . . . . . .28
Table 26. Pin TX2 configurations . . . . . . . . . . . . . . . . . .28
Table 27. TX1 and TX2 source resistance of n-channel
driver transistor against GsCfgCW or
GsCfgMod . . . . . . . . . . . . . . . . . . . . . . . . . . . .29
Table 28. Gain factors for the internal amplifier . . . . . . . .33
Table 29. DecoderSource[1:0] values . . . . . . . . . . . . . . .35
Table 30. ModulatorSource[1:0] values . . . . . . . . . . . . . .36
Table 31. MFOUTSelect[2:0] values . . . . . . . . . . . . . . . .36
Table 32. Register settings to enable use of the analog
circuitry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36
Table 33. MIFARE higher baud rates . . . . . . . . . . . . . . .37
Table 34. Dedicated address bus: assembling the register
address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39
Table 35. Multiplexed address bus: assembling the register
address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39
Table 36. Behavior and designation of register bits . . . . .40
Table 37. MFRC530 register overview . . . . . . . . . . . . . .41
Table 38. MFRC530 register flags overview . . . . . . . . . .43
Table 39. Page register (address: 00h, 08h, 10h, 18h, 20h,
28h, 30h, 38h) reset value: 1000 0000b, 80h bit
allocation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Table 40. Page register bit descriptions . . . . . . . . . . . . . 46
Table 41. Command register (address: 01h) reset value:
x000 0000b, x0h bit allocation . . . . . . . . . . . . 46
Table 42. Command register bit descriptions . . . . . . . . . 46
Table 43. FIFOData register (address: 02h) reset value:
xxxx xxxxb, xxh bit allocation . . . . . . . . . . . . . 47
Table 44. FIFOData register bit descriptions . . . . . . . . . 47
Table 45. PrimaryStatus register (address: 03h) reset value:
0000 0101b, 05h bit allocation . . . . . . . . . . . . 47
Table 46. PrimaryStatus register bit descriptions . . . . . . 47
Table 47. FIFOLength register (address: 04h) reset value:
0000 0000b, 00h bit allocation . . . . . . . . . . . . 48
Table 48. FIFOLength bit descriptions . . . . . . . . . . . . . . 48
Table 49. SecondaryStatus register (address: 05h) reset
value: 01100 000b, 60h bit allocation . . . . . . . 49
Table 50. SecondaryStatus register bit descriptions . . . . 49
Table 51. InterruptEn register (address: 06h) reset value:
0000 0000b, 00h bit allocation . . . . . . . . . . . . 49
Table 52. InterruptEn register bit descriptions . . . . . . . . 49
Table 53. InterruptRq register (address: 07h) reset value:
0000 0000b, 00h bit allocation . . . . . . . . . . . . 50
Table 54. InterruptRq register bit descriptions . . . . . . . . 50
Table 55. Control register (address: 09h) reset value: 0000
0000b, 00h bit allocation . . . . . . . . . . . . . . . . . 51
Table 56. Control register bit descriptions . . . . . . . . . . . 51
Table 57. ErrorFlag register (address: 0Ah) reset value:
0100 0000b, 40h bit allocation . . . . . . . . . . . . 52
Table 58. ErrorFlag register bit descriptions . . . . . . . . . . 52
Table 59. CollPos register (address: 0Bh) reset value: 0000
0000b, 00h bit allocation . . . . . . . . . . . . . . . . . 53
Table 60. CollPos register bit descriptions . . . . . . . . . . . 53
Table 61. TimerValue register (address: 0Ch) reset value:
xxxx xxxxb, xxh bit allocation . . . . . . . . . . . . . 53
Table 62. TimerValue register bit descriptions . . . . . . . . 53
Table 63. CRCResultLSB register (address: 0Dh) reset
value: xxxx xxxxb, xxh bit allocation . . . . . . . . 53
Table 64. CRCResultLSB register bit descriptions . . . . . 53
Table 65. CRCResultMSB register (address: 0Eh) reset
value: xxxx xxxxb, xxh bit allocation . . . . . . . . 54
Table 66. CRCResultMSB register bit descriptions . . . . 54
Table 67. BitFraming register (address: 0Fh) reset value:
0000 0000b, 00h bit allocation . . . . . . . . . . . . 54
Table 68. BitFraming register bit descriptions . . . . . . . . . 54
Table 69. TxControl register (address: 11h) reset value:
0101 1000b, 58h bit allocation . . . . . . . . . . . . 55
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MFRC53101T | ISO-IEC 14443 reader IC |
| MFRX85201HD | Secure contactless reader solution |
| MMBD4148 | High-speed switching diode |
| MMBD6050-V-GS08 | SWITING 70V 0.2A 3PIN SOT-23 - Tape and Reel |
| MMBD6050-V-GS18 | SWITING 70V 0.2A 3PIN SOT-23 - Tape and Reel |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MFRC53001T/0FE | 制造商:PHILIPS 制造商全稱:NXP Semiconductors 功能描述:ISO/IEC 14443 A Reader IC |
| MFRC53001T/0FE,112 | 功能描述:RFID應(yīng)答器 MIFARE HS READER RoHS:否 制造商:Murata 存儲容量:512 bit 工作溫度范圍:- 40 C to + 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體: 封裝:Reel |
| MFRC53001T/0FE,518 | 功能描述:RFID應(yīng)答器 IC READER 13.56MHZ RoHS:否 制造商:Murata 存儲容量:512 bit 工作溫度范圍:- 40 C to + 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體: 封裝:Reel |
| MFRC53001T/0FE112 | 制造商:NXP Semiconductors 功能描述:CNTCLESS RC 3.3V ISO14443-A/B |
| MFRC531 | 制造商:PHILIPS 制造商全稱:NXP Semiconductors 功能描述:Short Form Specification |
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