參數(shù)資料
型號(hào)： MPC563MZP66R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁數(shù)： 1021/1496頁
文件大小： 20425K
代理商： MPC563MZP66R2
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14-14
MPC561/MPC563 Reference Manual
MOTOROLA
Programming the QADC64E Registers
The QADC64E conditionally generates interrupts to the bus master via the IMB3 IRQ
signals. When the QADC64E sets a status bit assigned to generate an interrupt, the
QADC64E drives the IRQ bus. The value driven onto IRQ[7:0] represents the interrupt
level assigned to the interrupt source. Under the control of ILBS, each interrupt request
level is driven during the time multiplexed bus during one of four different time slots, with
eight levels communicated per time slot. No hardware priority is assigned to interrupts.
Furthermore, if more than one source on a module requests an interrupt at the same level,
the system software must assign a priority to each source requesting at that level.
Figure 14-6 displays the interrupt levels on IRQ with ILBS. Refer to Chapter 12, “U-Bus
Figure 14-6. Interrupt Levels on IRQ with ILBS
14.3.3
Port Data Register
QADC64E ports A and B are accessed through two 8-bit port data registers, PORTQA and
PORTQB.
Port A signals are referred to as PQA[7:0] when used as 8-bit general-purpose digital input
or output signals. It is configured as a digital input or digital output using the data direction
register, DDRQA. When Port A is configured as an input, a read of the PORTQA register
returns the actual PQA[7:0] signal values. When Port A is configured as an output, the
contents of port register PQA are driven on the port A signals. Port A can also be used as
analog inputs AN[59:52] and external multiplexer address outputs MA[2:0].
Table 14-7. QADCINT Bit Descriptions
Bits
Name
Description
0:4
IRL1
Queue 1 Interrupt Request Level. The IRL1 field establishes the queue 1 interrupt request level.
The 00000 state provides a level 0 interrupt while 11111 provides a level 31 interrupt. All interrupts
are presented on the IMB3. Interrupt level priority software determines which level has the highest
priority request.
5:9
IRL2
Queue 2 Interrupt Request Level. The IRL2 field establishes the queue 2 interrupt request level.
The 00000 state provides a level 0 interrupt while 11111 provides a level 31 interrupt. All interrupts
are presented on the IMB3. Interrupt level priority software determines which level has the highest
priority request.
10:15
—
Reserved.
IMB3 CLOCK
ILBS [1:0]
IMB3 IRQ [7:0]
IRQ
7:0
00
01
11
10
IRQ
15:8
IRQ
23:16
IRQ
31:24
IRQ
7:0
00
01
11
10
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