參數(shù)資料
型號(hào)： MPC563MZP66R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁數(shù)： 1244/1496頁
文件大?。?/td> 20425K
代理商： MPC563MZP66R2
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MOTOROLA
Chapter 17. Modular Input/Output Subsystem (MIOS14)
17-15
MIOS14 Bus Interface Submodule (MBISM)
17.6.1.4 MIOS14 Module Configuration Register (MIOS14MCR)
The MIOS14MCR register is a collection of read/write stop, freeze, reset, and supervisor
bits, as well as interrupt arbitration number bits. These bits are detailed in Table 17-5.
Table 17-4. MIOS14VNR Bit Descriptions
Bits
Name
Description
0:7
MN
Module number = 0x0E on the MPC561/MPC563
8:15
VN
Version number. May change with different revisions of the device.
MSB
0
1
2
3
4
5
6
7
8
9
101112
13
14
LSB
15
Field STOP RSV
FRZ
RST
—
SUPV
—
SRESET
0000_0000_0000_0000
Addr
0x30 6806
Figure 17-7. Module Configuration Register (MIOS14MCR)
Table 17-5. MIOS14MCR Bit Descriptions
Bits
Name
Description
0
STOP
Stop enable — The STOP bit, while asserted, activates the MIOB freeze signal regardless of the
state of the IMB3 FREEZE signal. The MIOB freeze signal is further validated in some
submodules with internal freeze enable bits in order for the submodule to be stopped. The MBISM
continues to operate to allow the CPU access to the submodule’s registers. The MIOB freeze
signal remains active until reset or until the STOP bit is written to zero by the CPU (via the IMB3).
The STOP bit is cleared by reset.
0 Allows MIOS14 operation.
1 Selectively stops MIOS14 operation.
1—
Reserved
2
FRZ
Freeze enable — The FRZ bit, while asserted, activates the MIOB freeze signal only when the
IMB3 FREEZE signal is active. The MIOB freeze signal is further validated in some submodules
with internal freeze enable bits in order for the submodule to be frozen. The MBISM continues to
operate to allow the CPU access to the submodule’s registers. The MIOB freeze signal remains
active until the FRZ bit is written to zero or the IMB3 FREEZE signal is negated. The FRZ bit is
cleared by reset.
0 Ignores the FREEZE signal on the IMB3, allows MIOS14 operation.
1 Selectively stops MIOS14 operation when the FREEZE signal appears on the IMB3.
3
RST
Module reset — The RST bit is always read as 0 and can be written to 1. When the RST bit is
written to 1 operation of the MIOS14 completely stops and resets all the values in the submodule.
This completely stops the operation of the MIOS14 and reset all the values in the submodules
registers that are affected by reset. This bit provides a way of resetting the complete MIOS14
module regardless of the reset state of the CPU. The RST bit is cleared by reset.
0 Writing a 0 to RST has no effect.
1 Reset the MIOS14 submodules.
4:7
—
Reserved
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