參數(shù)資料
型號： MPC563MZP66R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁數(shù)： 1476/1496頁
文件大?。?/td> 20425K
代理商： MPC563MZP66R2
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23-34
MPC561/MPC563 Reference Manual
MOTOROLA
Development Port
23.4.6.3 Development Port Registers Decode
The development port shift register is selected when the CPU accesses DPIR or DPDR.
Accesses to these two special purpose registers occur in debug mode and appear on the
internal bus as an address and the assertion of an address attribute signal indicating that a
special purpose register is being accessed. The DPIR register is read by the CPU to fetch
all instructions when in debug mode and the DPDR register is read and written to transfer
data between the CPU and external development tools. The DPIR and DPDR are pseudo
registers. Decoding either of these registers will cause the development port shift register
to be accessed. The debug mode logic knows whether the CPU is fetching instructions or
reading or writing data. If what the CPU is expecting and what the register receives from
the serial port do not match (instruction instead of data) the mismatch is used to signal a
sequence error to the external development tool.
23.4.6.4 Development Port Serial Communications — Clock Mode
Selection
All of the serial transmissions are clock transmissions and are therefore synchronous
communications. However, the transmission clock may be either synchronous or
asynchronous with the system clock (CLKOUT). The development port allows the
selection of two methods for clocking the serial transmissions. The first method allows the
transmission to occur without being externally synchronized with CLKOUT, in this mode
a serial clock DSCK must be supplied to the MPC561/MPC563. The other communication
method requires a data to be externally synchronized with CLKOUT.
The first clock mode is called “asynchronous clock” since the input clock (DSCK) is
asynchronous with CLKOUT. To be sure that data on DSDI is sampled correctly, transitions
on DSDI must occur a setup time ahead and a hold time after the rising edge of DSCK. This
clock mode allows communications with the port from a development tool which does not
have access to the CLKOUT signal or where the CLKOUT signal has been delayed or
skewed. Refer to the timing diagram in Figure 23-9.
The second clock mode is called “synchronous self clock”. It does not require an input
clock. Instead the port is timed by the system clock. The DSDI input is required to meet
setup and hold time requirements with respect to CLKOUT rising edge. The data rate for
this mode is always the same as the system clock. Refer to the timing diagram in
The selection of clock or self clock mode is made at reset. The state of the DSDI input is
latched eight clocks after SRESET negates. If it is latched low, asynchronous clock mode
is enabled. If it is latched high then synchronous self clock mode is enabled.
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PDF描述
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