參數(shù)資料
型號(hào)： MPC563MZP66R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁(yè)數(shù)： 1255/1496頁(yè)
文件大小： 20425K
代理商： MPC563MZP66R2
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MOTOROLA
Chapter 17. Modular Input/Output Subsystem (MIOS14)
17-25
MIOS14 Modulus Counter Submodule (MMCSM)
17.8.5.5 MMCSM Status/Control Register (MMCSMSCR)
The status/control register (SCR) is a collection of read-only signal status bits, read/write
control bits and an 8-bit read/write data register, as detailed below.
MSB
0123
456
7
8
9
10
11
12
13
14
LSB
15
Field PINC
PINL FREN EDGN EDGP
CLS
—
CP
SRESET
Undefined
Addr
0x30 6036, 0x30 603E, 0x30 6046, 0x30 60B6, 0x30 60BE, 0x30 60C6
Figure 17-14. MMCSM Status/Control Register (MMCSMSCR)
Table 17-12. MMCSMSCR Bit Descriptions
Bits
Name
Description
0
PINC
Clock input signal status bit — This read-only status bit reflects the logic state of the clock input
signal MMCnC (MDA11, MDA13, MDA27, MDA30, PWM16, and PWM18).
1
PINL
Modulus load input signal status bit — This read-only status bit reflects the logic state of the
modulus load signal MMCnL (MDA12, MDA14, MDA28, MDA31, PWM17, and PWM19).
2
FREN
Freeze enable — This active high read/write control bit enables the MMCSM to recognize the
MIOB freeze signal.
3
EDGN
Modulus load falling-edge sensitivity — This active high read/write control bit sets falling-edge
sensitivity for the MMCnL signal, such that a high-to-low transition causes a load of the
MMCSMCNT.
4
EDGP
Modulus load rising-edge sensitivity
This active high read/write control bit sets rising-edge sensitivity for the MMCnL signal, such that
a low-to-high transition causes a load of the MMCSMCNT.
See Table 17-13 for details about edge sensitivity.
5:6
CLS
Clock select — These read/write control bits select the clock source for the modulus counter.
Either the rising edge or falling edge of the clock signal on the MMCnC signal may be selected,
as well as, the internal MMCSM prescaler output or disable mode (no clock source). See
Table 17-14 for details about the clock selection.
7—
Reserved
8:15
CP
Clock prescaler — This 8-bit data field is also accessible as an 8-bit data register. It stores the
two’s complement of the modulus value to be loaded into the built-in 8-bit clock prescaler. The
new value is loaded into the prescaler counter on the next counter overflow, or upon setting the
CLS1 — CLS0 bits for selecting the clock prescaler as the clock source.
Table 17-15 gives the clock divide ratio according to the value of CP.
Table 17-13. MMCSMCNT Edge Sensitivity
EDGN
EDGP
Edge Sensitivity
1
MMCSMCNT load on rising and falling edges
1
0
MMCSMCNT load on falling edges
0
1
MMCSMCNT load on rising edges
0
None (disabled)
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