參數(shù)資料
型號： MPC563MZP66R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁數(shù)： 846/1496頁
文件大?。?/td> 20425K
代理商： MPC563MZP66R2
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10-6
MPC561/MPC563 Reference Manual
MOTOROLA
Memory Controller Architecture
Bursts can be four or eight beats depending on the value of the BURST_EN bit in the
SIUMCR register and the BL bit in the BRx register. That is, the memory controller
executes up to eight one-word accesses, but when a modulo eight limit is reached, the burst
is terminated (even if fewer than eight words have been accessed).
When the SIU initiates a burst access, if no match is found in any of the memory
controller’s regions then a burst access is initiated to the external bus. The termination of
each beat for this access is externally controlled.
To support different types of memory devices, the memory controller supports two types of
timing for the BDIP signal: normal and late.
NOTE
The BDIP signal itself is controlled by the external bus
interface logic. Refer to Figure 9-13 and Figure 9-14 in
If the memory controller is used to support an external master accessing an external device
with bursts, the BDIP input signal is used to indicate to the memory controller when the
burst is terminated.
For addition details, refer to Section 9.5.4, “Burst Transfer."
10.2.6
Reduced Data Setup Time
In order to meet timing requirements when interfacing to external memories, the data setup
time can be reduced. This mode can be selected by programming the BRx registers. Thus
there is flexibility in how each region can be configured to operate. The operation mode
will be determined dynamically according to a particular access type. This means that for
a memory region with the reduced setup time mode enabled, the mode will automatically
switch to disabled when there is no requirement for the reduced setup time, (e.g., a
back-to-back load/store access). For a new access with burst length more than 1, the
operation mode will be automatically switched back to the reduced setup time mode.
Reduced setup time can be selected via the SST bit in BR[0:3]. See Section 10.9.3,
“Memory Controller Base Registers (BR0–BR3)” for more details. If SCCR[EBDF] is
greater than 0, however, an external burst access with reduced data setup time will corrupt
a load/store to any USIU register.
The reduced setup time mode may or may not have a performance impact, depending on
the properties of the memory. Namely, there is always an additional empty cycle between
two burst sequences. On the other hand, this additional cycle, under certain conditions, may
be compensated for by reducing the number of cycles in initial data access and sequential
burst beats.
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PDF描述
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