參數(shù)資料
型號： MPC563MZP66R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁數(shù)： 736/1496頁
文件大?。?/td> 20425K
代理商： MPC563MZP66R2
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MOTOROLA
Chapter 8. Clocks and Power Control
8-7
Low-Power Divider
clock to the PLL, so that these timers are not affected by the PLL loss of lock. Software can
use these timers to measure the loss-of-lock period. If the timer reaches the user-preset
software criterion, the MPC561/MPC563 can switch to the backup clock by setting the
switch to backup clock (STBUC) bit in the SCCR, provided the limp mode enable (LME)
bit in the SCCR is set.
If loss of lock is detected during normal operation, assertion of HRESET (for example, if
LOLRE is set) disables the PLL output clock until the lock condition is met. During hard
reset, the STBUC bit is set as long as the PLL lock condition is not met and clears when the
PLL is locked. If STBUC and LME are both set, the system clock switches to the backup
clock (BUCLK), and the chip operates in limp mode until STBUC is cleared.
Every change in the lock status of the PLL can generate a maskable interrupt.
NOTE
When the VCO is the system clock source, chip operation is
unpredictable while the PLL is unlocked. Note further that a
switch to the backup clock is possible only if the LME bit in the
SCCR is set.
8.4
Low-Power Divider
The output of the PLL is sent to a low-power divider block. (In limp mode the BUCLK is
sent to a low-power divider block.) This block generates all other clocks in normal
operation, but has the ability to divide the output frequency of the VCO before it generates
the general system clocks sent to the rest of the MPC561/MPC563. The PLL VCOOUT is
always divided by at least two.
The purpose of the low-power divider block is to allow reduction and restoration of the
operating frequencies of different sections of the MPC561/MPC563 without losing the PLL
lock. Using the low-power divider block, full chip operation can still be obtained, but at a
lower frequency. This is called gear mode. The selection and speed of gear mode can be
changed at any time, with changes occurring immediately.
The low-power divider block is controlled in the system clock control register (SCCR). The
default state of the low-power divider is to divide all clocks by one. Thus, for a 40-MHz
system, the general system clocks are each 40 MHz. Whenever power-on reset is asserted,
the MF bits are set according to Table 8-1, and the division factor high frequency (DFNH)
and division factor low frequency (DFNL) bits in SCCR are set to the value of 0 (
÷1 for
DFNH and
÷2 for DFNL).
相關(guān)PDF資料
PDF描述
MPC564MVR56R2 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC561MZP56R2 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
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MPC563CZP40 32-BIT, FLASH, 40 MHz, RISC MICROCONTROLLER, PBGA388
MPC564MZP56 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
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參數(shù)描述
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MPC5643L_12 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Qorivva Microcontroller
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