參數(shù)資料
型號(hào)： MPC563MZP66R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁(yè)數(shù)： 781/1496頁(yè)
文件大?。?/td> 20425K
代理商： MPC563MZP66R2
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9-8
MPC561/MPC563 Reference Manual
MOTOROLA
Bus Operations
9.5
Bus Operations
This section provides a functional description of the system bus, the signals that control it,
and the bus cycles provided for data transfer operations. It also describes the error
conditions, bus arbitration, and reset operation.
The MPC561/MPC563 generates a system clock output (CLKOUT). This output sets the
frequency of operation for the bus interface directly. Internally, the MPC561/MPC563 uses
a phase-lock loop (PLL) circuit to generate a master clock for all of the MPC561/MPC563
circuitry (including the bus interface) which is phase-locked to the CLKOUT output signal.
All signals for the MPC561/MPC563 bus interface are specified with respect to the rising
edge of the external CLKOUT and are guaranteed to be sampled as inputs or changed as
outputs with respect to that edge. Since the same clock edge is referenced for driving or
sampling the bus signals, the possibility of clock skew could exist between various modules
in a system due to routing or the use of multiple clock lines. It is the responsibility of the
system to handle any such clock skew problems that could occur.
9.5.1
Basic Transfer Protocol
The basic transfer protocol defines the sequence of actions that must occur on the
MPC561/MPC563 bus to perform a complete bus transaction. A simplified scheme of the
basic transfer protocol is illustrated in Figure 9-3.
Figure 9-3. Basic Transfer Protocol
The basic transfer protocol provides for an arbitration phase and an address and data
transfer phase. The address phase specifies the address for the transaction and the transfer
attributes that describe the transaction. The data phase performs the transfer of data (if any
is to be transferred). The data phase may transfer a single beat of data (four bytes or less)
RETRY
Retry
1Low
I
In the case of regular transaction, this signal is driven
by the slave device to indicate that the
MPC561/MPC563 must relinquish the ownership of
the bus and retry the cycle.
O
When an external master owns the bus and the
internal MPC561/MPC563 bus initiates access to the
external bus at the same time, this signal is used to
cause the external master to relinquish the bus for one
clock to solve the contention.
Table 9-1. MPC561/MPC563 BIU Signals (continued)
Signal Name
Pins
Active
I/O
Description
Arbitration
Address Transfer
Data Transfer
Termination
相關(guān)PDF資料
PDF描述
MPC564MVR56R2 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC561MZP56R2 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC561MZP66 32-BIT, 66 MHz, RISC MICROCONTROLLER, PBGA388
MPC563CZP40 32-BIT, FLASH, 40 MHz, RISC MICROCONTROLLER, PBGA388
MPC564MZP56 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MPC564 制造商:未知廠家 制造商全稱:未知廠家 功能描述:NEXUS Debugger and Trace for PowerPC
MPC5642A 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Qorivva MPC5642A Microcontroller
MPC5643L 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MPC5643L Microcontroller Data Sheet
MPC5643L_11 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:High-performance e200z4d dual core
MPC5643L_12 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Qorivva Microcontroller
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