參數(shù)資料
型號： MPC563MZP66R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁數(shù)： 14/1496頁
文件大小： 20425K
代理商： MPC563MZP66R2
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MOTOROLA
Chapter 2. Signal Descriptions
2-3
Signal Summary
2.2
Signal Summary
Table 2-1 describes individual MPC561/MPC563 signals, grouped by functional module.
Table 2-1. MPC561/MPC563 Signal Descriptions
Signal Name
No. of
Signals
Type
Function after
Reset 1
Description
Bus Interface
ADDR[8:31] / SGPIOA[8:31]
24
I/O
Controlled by
RCW[SC].
Address Bus [8:31]. Specifies the physical address of the
bus transaction. The address is driven onto the bus and kept
valid until a transfer acknowledge is received from the slave.
ADDR8 is the MSB for this bus.
I/O
Port SGPIOA[8:31]. Allows the signals to be used as
general-purpose inputs/outputs.
DATA[0:31] / SGPIOD[0:31]
32
I/O
Controlled by
RCW[SC].
Data Bus [0:31]. Provides the general-purpose data path
between the MPC561/MPC563 and all other devices.
Although the data path is a maximum of 32 bits wide, it can
be sized to support 8-, 16-, or 32-bit transfers. DATA0 is the
MSB of the data bus.
I/O
Port SGPIOD[0:31]. Allows the signals to be used as
general-purpose inputs/outputs.
TSIZ[0:1]
2
I/O
TSIZ[0:1]
Transfer Size [0:1]. Indicates the size of the requested data
transfer in the current bus cycle.
RD/WR
1
I/O
RD/WR
Read/Write. Indicates the direction of the data transfer for a
transaction. A logic one indicates a read from a slave device;
a logic zero indicates a write to a slave device.
BURST
1
I/O
BURST
Burst Indicator. Driven by the bus master to indicate that the
currently initiated transaction is a burst.
BDIP
1I/O
BDIP
Burst Data In Progress. Indicates to the slave that there is a
data beat following the current data beat.
TS
1I/O
TS
Transfer Start. Indicates the start of a bus cycle that transfers
data to/from a slave device. This signal is driven by the
master only when it has gained ownership of the bus. Every
master should negate this signal before relinquishing the
bus.
This is an active-low signal and needs an external pull-up
resistor to ensure proper operation and meet signal timing
specifications.
TA
1I/O
TA
Transfer Acknowledge. This line indicates that the slave
device addressed in the current transaction has accepted
the data transferred by the master (write) or has driven the
data bus with valid data (read). The slave device negates the
TA signal after the end of the transaction. The slave device
will then immediately three-state the TA signal to prevent
contention on the line in case a new transfer that addresses
another slave device(s) is initiated.
This signal is an active-low signal and needs an external
pull-up resistor to ensure proper operation and conform to
signal timing specifications.
相關(guān)PDF資料
PDF描述
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