參數(shù)資料
型號(hào)： MPC563MZP66R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁(yè)數(shù)： 1148/1496頁(yè)
文件大小： 20425K
代理商： MPC563MZP66R2
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MOTOROLA
Chapter 15. Queued Serial Multi-Channel Module
15-45
Serial Communication Interface
interrupt, the CPU must read QSPI register SPSR with SPIF asserted, followed by a write
to SPSR with zero in SPIF (clear SPIF). Execution continues in wraparound mode even
while the QSPI is requesting interrupt service from the CPU. The internal working queue
pointer is incremented to the next address and the commands are executed again. SPE is not
cleared by the QSPI. New receive data overwrites previously received data located in the
receive data segment.
Wraparound mode is properly exited in two ways:
The CPU may disable wrap-around mode by clearing WREN. The next time end of
the queue is reached, the QSPI sets SPIF, clears SPE, and stops.
The CPU sets HALT. This second method halts the QSPI after the current transfer is
completed, allowing the CPU to negate SPE. The CPU can immediately stop the
QSPI by clearing SPE; however, this method is not recommended, as it causes the
QSPI to abort a serial transfer in process.
15.6.8
Mode Fault
MODF is asserted by the QSPI when the QSPI is the serial master (MSTR = 1) and the slave
select (PCS0/SS) input pin is pulled low by an external driver. This is possible only if the
PCS0/SS pin is configured as input by QDDR. This low input to SS is not a normal
operating condition. It indicates that a multimaster system conflict may exist, that another
MCU is requesting to become the SPI network master, or simply that the hardware is
incorrectly affecting PCS0/SS. SPE in SPCR1 is cleared, disabling the QSPI. The QSPI
pins revert to control by QPDR. If MODF is set and HMIE in SPCR3 is asserted, the QSPI
generates an interrupt to the CPU.
The CPU may clear MODF by reading SPSR with MODF asserted, followed by writing
SPSR with a zero in MODF. After correcting the mode fault problem, the QSPI can be
re-enabled by asserting SPE.
The PCS0/SS pin may be configured as a general-purpose output instead of input to the
QSPI. This inhibits the mode fault checking function. In this case, MODF is not used by
the QSPI.
15.7 Serial Communication Interface
The dual, independent, serial communication interface (DSCI) communicates with external
devices through an asynchronous serial bus. The two SCI modules are functionally
equivalent, except that the SCI1 also provides 16-deep queue capabilities for the transmit
and receive operations. The SCIs are fully compatible with other Motorola SCI systems.
The DSCI has all of the capabilities of previous SCI systems as well as several significant
new features.
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PDF描述
MPC564MVR56R2 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC561MZP56R2 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
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MPC564 制造商:未知廠家 制造商全稱:未知廠家 功能描述:NEXUS Debugger and Trace for PowerPC
MPC5642A 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Qorivva MPC5642A Microcontroller
MPC5643L 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MPC5643L Microcontroller Data Sheet
MPC5643L_11 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:High-performance e200z4d dual core
MPC5643L_12 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Qorivva Microcontroller
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