參數(shù)資料
型號： MPC563MZP66R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁數(shù)： 1480/1496頁
文件大?。?/td> 20425K
代理商： MPC563MZP66R2
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23-38
MPC561/MPC563 Reference Manual
MOTOROLA
Development Port
When not in debug mode the sequencing error encoding indicates that the transmission
from the external development tool was a debug mode transmission. When a sequencing
error occurs the development port will ignore the data shifted in while the sequencing error
was shifting out. It will be treated as a NOP function.
Finally, the null output encoding is used to indicate that the previous transmission did not
have any associated errors.
When not in debug mode, ready will be asserted at the end of each transmission. If debug
mode is not enabled and transmission errors can be guaranteed not to occur, the status
output is not needed.
23.4.6.8 Development Port Serial Communications — Debug Mode
When in debug mode the development port starts communications by setting DSDO low to
indicate that the CPU is trying to read an instruction from DPIR or data from DPDR. When
the CPU writes data to the port to be shifted out the ready bit is not set. The port waits for
the CPU to read the next instruction before asserting ready. This allows duplex operation
of the serial port while allowing the port to control all transmissions from the external
development tool. After detecting this ready status the external development tool begins the
transmission to the development port with a start bit (logic high) on the DSDI pin.
23.4.6.9 Serial Data Into Development Port
In debug mode the 35 bits of the development port shift register are interpreted as a
start/ready bit, a mode/status bit, a control/status bit, and 32 bits of data. All instructions
and data for the CPU are transmitted with the mode bit cleared indicating a 32-bit data field.
The encoding of data shifted into the development port shift register (through the DSDI pin)
is shown below in Table 23-13.
Table 23-12. Status / Data Shifted Out of Development Port Shift Register
Ready
Status [0:1]
Data
Function
Bit 0
Bit 1
Bits 2:31 or 2:6 —
(Depending on Input Mode)
(0)
0
Data
Valid Data from CPU
(0)
0
1
Freeze
status 1
1 The “Freeze” status is set to (1) when the CPU is in debug mode and to (0) otherwise.
Download
Procedure
in progress 2
2 The “Download Procedure in progress” status is asserted (0) when Debug port in the Download procedure and is
negated (1) otherwise.
1’s
Sequencing Error
(0)
1
0
1’s
CPU Interrupt
(0)
1
1’s
Null
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