參數(shù)資料
型號(hào)： MPC563MZP66R2
廠商： MOTOROLA INC
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁(yè)數(shù)： 1171/1496頁(yè)
文件大?。?/td> 20425K
代理商： MPC563MZP66R2
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MOTOROLA
Chapter 15. Queued Serial Multi-Channel Module
15-65
SCI Queue Operation
15.8.2.2 QSCI1 Status Register (QSCI1SR)
8—
Reserved
9
QTE
Queue transmit enable. When set, the transmit queue is enabled and the TDRE bit should be
ignored by software. The TC bit is redefined to indicate when the entire queue is finished
transmitting. When clear, the SCI1 functions as described in the previous sections and the bits
related to the queue (Section 5.5 and its subsections) should be ignored by software with the
exception of QTE.
0 Transmit queue is disabled
1 Transmit queue is enabled
10
QRE
Queue receive enable. When set, the receive queue is enabled and the RDRF bit should be
ignored by software. When clear, the SCI1 functions as described in the previous sections and
the bits related to the queue (Section 5.5 and its subsections) should be ignored by software with
the exception of QRE.
0 Receive queue is disabled
1 Receive queue is enabled
11
QTWE
Queue transmit wrap enable. When set, the transmit queue is allowed to restart transmitting from
the top of the queue after reaching the bottom of the queue. After each wrap of the queue, QTWE
is cleared by hardware.
0 Transmit queue wrap feature is disabled
1 Transmit queue wrap feature is enabled
12:15
QTSZ
Queue transfer size. The QTSZ bits allow programming the number of data frames to be
transmitted. From 1 (QTSZ = 0b0000) to 16 (QTSZ = 0b1111) data frames can be specified.
QTSZ is loaded into QPEND initially or when a wrap occurs.
MSB
0
1
2
3
4
5
6
7
8
9
10
1112
1314
LSB
15
Field
—
QOR QTHF QBHF QTHE QBHE
QRPNT
QPEND
SRESET
000
0
1
0000
Addr
0x30 502A
Figure 15-32. QSCI1 Status Register (QSCI1SR)
Table 15-33. QSCI1SR Bit Descriptions
Bits
Name
Description
0:2
—
Reserved
3
QOR
Receiver queue overrun error. The QOR is set when a new data frame is ready to be transferred
from the SC1DR to the queue and the queue is already full (QTHF or QBHF are still set). Data
transfer is inhibited until QOR is cleared. Previous data transferred to the queue remains valid.
Additional data received during a queue overrun condition is not lost provided the receive queue
is re-enabled before OR (SC1SR) is set. The OR flag is set when a new data frame is received
in the shifter but the data register (SC1DR) is still full. The data in the shifter that generated the
OR assertion is overwritten by the next received data frame, but the data in the SC1DR is not lost.
0 The queue is empty before valid data is in the SC1DR
1 The queue is not empty when valid data is in the SC1DR
Table 15-32. QSCI1CR Bit Descriptions (continued)
Bits
Name
Description
相關(guān)PDF資料
PDF描述
MPC564MVR56R2 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC561MZP56R2 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC561MZP66 32-BIT, 66 MHz, RISC MICROCONTROLLER, PBGA388
MPC563CZP40 32-BIT, FLASH, 40 MHz, RISC MICROCONTROLLER, PBGA388
MPC564MZP56 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MPC564 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:NEXUS Debugger and Trace for PowerPC
MPC5642A 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:Qorivva MPC5642A Microcontroller
MPC5643L 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:MPC5643L Microcontroller Data Sheet
MPC5643L_11 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:High-performance e200z4d dual core
MPC5643L_12 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:Qorivva Microcontroller
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