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參數(shù)資料
| 型號： | SC1100 |
| 廠商： | National Semiconductor Corporation |
| 英文描述： | Geode⑩ Information Appliance On a Chip |
| 中文描述： | Geode⑩信息家電在一個芯片 |
| 文件頁數(shù)： | 277/348頁 |
| 文件大小： | 2063K |
| 代理商： | SC1100 |
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Revision 1.1
277
www.national.com
G
Core Logic Module
(Continued)
Table 5-48. Real-Time Clock Registers
Bit
Description
I/O Port 070h
This register is shadowed within the Core Logic module and is read through the RTC Shadow Register (F0 Index BBh).
RTC Address Register (WO)
7
NMI Mask
.
0: Enable.
1: Mask.
RTC Register Index.
A write of this register sends the data out on the ISA bus and also causes RTCALE to be triggered.
(RTCALE is an internal signal between the Core Logic module and the internal real-time clock controller.)
6:0
I/O Port 071h
A read of this register returns the value of the register indexed by the RTC Address Register.
A write of this register sets the value into the register indexed by the RTC Address Register
RTC Data Register (R/W)
I/O Port 072h
RTC Extended Address Register (WO)
7
Reserved.
RTC Register Index.
A write of this register sends the data out on the ISA bus and also causes RTCALE to be triggered.
(RTCALE is an internal signal between the Core Logic module and the internal real-time clock controller.)
6:0
I/O Port 073h
A read of this register returns the value of the register indexed by the RTC Extended Address Register.
A write of this register sets the value into the register indexed by the RTC Extended Address Register
RTC Data Register (R/W)
Table 5-49. Miscellaneous Registers
Bit
Description
I/O Port 0F0h, 0F1h
A write to either port when the FERR# signal is asserted causes the Core Logic Module to assert IGNNE#. IGNNE# remains asserted
until the FERR# deasserts.
Coprocessor Error Register (W)
Reset Value: F0h
I/O Ports 170h-177h/376h-377h
When the local IDE functions are enabled, reads or writes to these registers cause the local IDE interface signals to operate according
to their configuration rather than generating standard ISA bus cycles.
Secondary IDE Registers (R/W)
I/O Ports 1F0h-1F7h/3F6h-3F7h
When the local IDE functions are enabled, reads or writes to these registers cause the local IDE interface signals to operate according
to their configuration rather than generating standard ISA bus cycles.
Primary IDE Registers (R/W)
I/O Port 4D0h
Notes:
Interrupt Edge/Level Select Register 1 (R/W)
Reset Value: 00h
1.
If ICW1 - bit 3 in the PIC is set as level, it overrides the setting for bits [7:3] in this register.
2.
Bits [7:3] in this register are used to configure a PCI interrupt mapped to IRQ[x] on the PIC as level-sensitive (shared).
7
IRQ7 Edge or Level Sensitive Select.
Selects PIC IRQ7 sensitivity configuration.
0: Edge.
1: Level.
IRQ6 Edge or Level Sensitive Select.
Selects PIC IRQ6 sensitivity configuration.
0: Edge.
1: Level.
IRQ5 Edge or Level Sensitive Select.
Selects PIC IRQ5 sensitivity configuration.
0: Edge.
1: Level.
IRQ4 Edge or Level Sensitive Select.
Selects PIC IRQ4 sensitivity configuration.
0: Edge.
1: Level.
6
5
4
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