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參數(shù)資料
| 型號： | TFRA08C13 |
| 廠商： | Lineage Power |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 78/188頁 |
| 文件大小： | 3047K |
| 代理商： | TFRA08C13 |
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Preliminary Data Sheet
October 2000
TFRA08C13 OCTAL T1/E1 Framer
78
L Lucent Technologies Inc.
Alarms and Performance Monitoring
(continued)
Line Test Patterns
Test patterns may be transmitted to the line through either register FRM_PR20 or register FRM_PR69. Only one of
these sources may be active at the same time. Signaling must be inhibited while sending these test patterns.
Transmit Line Test Patterns—Using Register FRM_PR20
The transmit framer can be programmed through register FRM_PR20 to transmit various test patterns. These test
patterns, when enabled, overwrite the received CHI data. The test patterns available using register FRM_PR20
are:
I
The unframed-AIS pattern which consists of a continuous bit stream of ones (. . . 111111 . . .) enabled by setting
register FRM_PR20 bit 0 to 1.
I
The unframed-auxiliary pattern which consists of a continuous bit stream of alternating ones and 0s (. . .
10101010 . . .) enabled by setting register FRM_PR20 bit 1 to 1.
I
The quasi-random test signal, enabled by setting register FRM_PR20 bit 3 to 1, which consists of the following:
— A pattern produced by means of a 20-stage shift register with feedback taken from the seventeenth and twen-
tieth stages via an exclusive-OR gate to the first stage. The output is taken from the twentieth stage and is
forced to a 1 state whenever the next 14 stages (19 through 6) are all 0. The pattern length is
1,048,575 or 2
20
– 1 bits. This pattern is described in detail in AT&T Technical Reference 62411 [5] Appendix
and illustrated in Figure 29.
— Valid framing bits.
— Valid transmit facility data link (TFDL) bit information.
— Valid CRC bits.
5-3915(F).dr.1
Figure 29. 20-Stage Shift Register Used to Generate the Quasi-Random Signal
I
The pseudorandom test pattern, enabled by setting register FRM_PR20 bit 2 to 1, which consists of:
— A 2
15
– 1 pattern inserted in the entire payload (time slots 1—24 in DS1 and time slots 1—32 in CEPT), as
described by ITU Rec. 0.151 and illustrated in Figure 30.
— Valid framing pattern.
— Valid transmit facility data link (TFDL) bit data.
— Valid CRC bits.
D
D-TYPE FLIP-FLOPS
#1
D
D
#2
#17
D
#18
D
D
#19
#20
A
B
C
XOR
#6
#19
NOR
#20
QUASI-RANDOM TEST OUTPUT
OR
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