參數(shù)資料
型號(hào)： TMX320DM6443AZWT
廠商： Texas Instruments, Inc.
英文描述： Digital Media System-on-Chip
中文描述： 數(shù)字媒體系統(tǒng)片上
文件頁數(shù)： 170/221頁
文件大?。?/td> 1582K
代理商： TMX320DM6443AZWT
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www.ti.com
VCLK
(Positive Edge
Clocking)
VCLK
(Negative Edge
Clocking)
17
VCTL
(B)
VDATA
(C)
18
19
22
21
23
24
25
26
VCLKIN
(A)
A. VCLKIN = PCLK or VPBECLK
B. VCTL = HSYNC, VSYNC, LCD_FIELD, and LCD_OE
C. VDATA = COUT[7:0], YOUT[7:0], R[7:0], G[7:0], and B[7:0]
20
20
TMS320DM6443
Digital Media System-on-Chip
SPRS282E–DECEMBER 2005–REVISED MARCH 2007
Table 6-56. Switching Characteristics Over Recommended Operating Conditions for VPBE Control and
Data Output With Respect to VCLK
(1)(2)
(see
Figure 6-50
)
-594
NO.
PARAMETER
UNIT
MIN
13.33
MAX
160
17
t
c(VCLK)
Cycle time, VCLK
Pulse duration, VCLK high (positive-edge clocking)
Pulse duration, VCLK high (negative-edge clocking)
Pulse duration, VCLK low (positive-edge clocking)
Pulse duration, VCLK low (negative-edge clocking)
Transition time, VCLK
Delay time, VCLKIN high to VCLK high
Delay time, VCLKIN low to VCTL low
Delay time, VCLK edge to VCTL valid
Delay time, VCLK edge to VCTL invalid
Delay time, VCLK edge to VDATA valid
Delay time, VCLK edge to VDATA invalid
ns
ns
H - 1.3
(3)
L - 1.3
(3)
L + 0.3
(3)
H + 0.3
(3)
H - 0.3
(3)
L - 0.3
(3)
L + 1.3
(3)
H + 1.3
(3)
18
t
w(VCLKH)
ns
19
t
w(VCLKL)
20
21
22
23
24
25
26
t
t(VCLK)
t
d(VCLKINH-VCLKH)
t
d(VCLKINL-VCLKL)
t
d(VCLK-VCTLV)
t
d(VCLKL-VCTLIV)
t
d(VCLK-VDATAV)
t
d(VCLKL-VDATAIV)
The VPBE may be configured to operate in either positive or negative edge clocking mode. When in positive edge clocking mode, the
rising edge of VCLK is referenced. When in negative edge clocking mode, the falling edge of VCLK is referenced.
VCLKIN = PCLK or VPBECLK
H and L are the high and low pulse widths of the input clock to the VPBE, respectively. For example, if VPBECLK is used as the input
clock and it has a high pulse duration of 6.67 ns, the resulting high pulse duration of VCLK, if positive-edge clocking is selected, will be a
MAX of 6.37 ns and a MIN of 5.27 ns.
3
ns
ns
ns
ns
ns
ns
ns
2
2
12
12
4
0
4
0
(1)
(2)
(3)
Figure 6-50. VPBE Control and Data Output Timing With Respect to VCLK
170
Peripheral and Electrical Specifications
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