參數(shù)資料
型號(hào)： TMX320DM6443AZWT
廠商： Texas Instruments, Inc.
英文描述： Digital Media System-on-Chip
中文描述： 數(shù)字媒體系統(tǒng)片上
文件頁數(shù)： 18/221頁
文件大小： 1582K
代理商： TMX320DM6443AZWT
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www.ti.com
2.4.2
DSP Memory Mapping
TMS320DM6443
Digital Media System-on-Chip
SPRS282E–DECEMBER 2005–REVISED MARCH 2007
The DSP memory map is shown in
Section 2.5
. Configuration of the control registers for DDR2, EMIFA,
and ARM Internal RAM is supported by the ARM. The DSP has access to memories shown in the
following sections.
2.4.2.1
ARM Internal Memories
The DSP has access to the 16KB ARM Internal RAM on the ARM D-TCM interface (i.e., data only).
2.4.2.2
External Memories
The DSP has access to the following External memories:
DDR2 Synchronous DRAM
Asynchronous EMIF / NOR Flash
2.4.2.3
DSP Internal Memories
The DSP has access to the following DSP memories:
L2 RAM
L1P RAM
L1D RAM
2.4.2.4
C64x+ CPU
The C64x+ core uses a two-level cache-based architecture. The Level 1 Program cache (L1D) is 32 KB
direct mapped cache and the Level 1 Data cache (L1D) is 80 KB 2-way set associated cache. The Level 2
memory/cache (L2) consists of a 64 KB memory space that is shared between program and data space.
L2 memory can be configured as mapped memory, cache, or a combination of both.
Table 2-2
shows a memory map of the C64x+ CPU cache registers for the device.
Table 2-2. C64x+ Cache Registers
HEX ADDRESS RANGE
0x0184 0000
0x0184 0020
0x0184 0024
0x0184 0040
0x0184 0044
0x0184 0048 - 0x0184 0FFC
0x0184 1000
0x0184 1004 - 0x0184 1FFC
0x0184 2000
0x0184 2004
0x0184 2008
0x0184 200C
0x0184 2010 - 0x0184 3FFF
0x0184 4000
0x0184 4004
0x0184 4010
0x0184 4014
0x0184 4018
0x0184 401C
0x0184 4020
0x0184 4024
0x0184 4030
REGISTER ACRONYM
L2CFG
L1PCFG
L1PCC
L1DCFG
L1DCC
-
EDMAWEIGHT
-
L2ALLOC0
L2ALLOC1
L2ALLOC2
L2ALLOC3
-
L2WBAR
L2WWC
L2WIBAR
L2WIWC
L2IBAR
L2IWC
L1PIBAR
L1PIWC
L1DWIBAR
DESCRIPTION
L2 Cache configuration register
L1P Size Cache configuration register
L1P Freeze Mode Cache configuration register
L1D Size Cache configuration register
L1D Freeze Mode Cache configuration register
Reserved
L2 EDMA access control register
Reserved
L2 allocation register 0
L2 allocation register 1
L2 allocation register 2
L2 allocation register 3
Reserved
L2 writeback base address register
L2 writeback word count register
L2 writeback invalidate base address register
L2 writeback invalidate word count register
L2 invalidate base address register
L2 invalidate word count register
L1P invalidate base address register
L1P invalidate word count register
L1D writeback invalidate base address register
Device Overview
18
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