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參數(shù)資料
| 型號： | TMX320DM6443AZWT |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Digital Media System-on-Chip |
| 中文描述： | 數(shù)字媒體系統(tǒng)片上 |
| 文件頁數(shù)： | 19/221頁 |
| 文件大?。?/td> | 1582K |
| 代理商： | TMX320DM6443AZWT |
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www.ti.com
2.4.3
Peripherals
2.4.4
DSP Interrupt Controller
2.5 Memory Map Summary
TMS320DM6443
Digital Media System-on-Chip
SPRS282E–DECEMBER 2005–REVISED MARCH 2007
Table 2-2. C64x+ Cache Registers (continued)
HEX ADDRESS RANGE
0x0184 4034
0x0184 4038
0x0184 4040
0x0184 4044
0x0184 4048
0x0184 404C
0x0184 4050 - 0x0184 4FFF
0x0184 5000
0x0184 5004
0x0184 5008
0x0184 500C - 0x0184 5027
0x0184 5028
0x0184 502C - 0x0184 5039
0x0184 5040
0x0184 5044
0x0184 5048
0x0184 8000 - 0x0184 8004
0x0184 8008 - 0x0184 8024
0x0184 8028 - 0x0184 802C
0x0184 8030 - 0x0184 803C
0x0184 8040 - 0x0184 8104
REGISTER ACRONYM
L1DWIWC
-
L1DWBAR
L1DWWC
L1DIBAR
L1DIWC
-
L2WB
L2WBINV
L2INV
-
L1PINV
-
L1DWB
L1DWBINV
L1DINV
MAR0 - MAR1
MAR2 - MAR9
MAR10 - MAR11
MAR12 - MAR15
MAR16 - MAR65
DESCRIPTION
L1D writeback invalidate word count register
Reserved
L1D Block Writeback
L1D Block Writeback
L1D invalidate base address register
L1D invalidate word count register
Reserved
L2 writeback all register
L2 writeback invalidate all register
L2 Global Invalidate without writeback
Reserved
L1P Global Invalidate
Reserved
L1D Global Writeback
L1D Global Writeback with Invalidate
L1D Global Invalidate without writeback
Reserved 0x0000 0000 - 0x01FF FFFF
Memory Attribute Registers for EMIFA 0x0200 0000 - 0x09FF FFFF
Reserved 0x0A00 0000 - 0x0BFF FFFF
Memory Attribute Registers for VLYNQ 0x0C00 0000 - 0x0FFF FFFF
Reserved 0x1000 0000 - 0x41FF FFFF
Memory Attribute Registers for EMIFA/VLYNQ Shadow 0x4200 0000 -
0x4FFF FFFF
Reserved 0x5000 0000 - 0x7FFF FFFF
Memory Attribute Registers for DDR2 0x8000 0000 - 0x8FFF FFFF
Reserved 0x9000 0000 - 0xFFFF FFFF
0x0184 8108 - 0x0184 813C
MAR66 - MAR79
0x0184 8140- 0x0184 81FC
0x0184 8200 - 0x0184 823C
0x0184 8240 - 0x0184 83FC
MAR80 - MAR127
MAR128 - MAR143
MAR144 - MAR255
The DSP has controllability for the following peripherals:
EDMA
ASP
2 Timers (Timer0 and Timer1) that can each be configured as 1 64-bit or 2 32-bit timers
The DSP Interrupt Controller accepts device interrupts and appropriately maps them to the DSP’s
available interrupts. The DSP Interrupt Controller is briefly described in this document in the Interrupts
section. For more detailed on the DSP Interrupt Controller, see the Documentation Support section of this
document for the C64x+ CPU User's Guide.
Table 2-3
shows the memory map address ranges of the device.
Table 2-4
depicts the expanded map of
the Configuration Space (0x0180 0000 through 0x0FFF FFFF). The device has multiple on-chip memories
associated with its two processors and various subsystems. To help simplify software development a
unified memory map is used where possible to maintain a consistent view of device resources across all
bus masters.
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Device Overview
19
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PDF描述 |
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