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參數(shù)資料
| 型號(hào)： | TMX320DM6443AZWT |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Digital Media System-on-Chip |
| 中文描述： | 數(shù)字媒體系統(tǒng)片上 |
| 文件頁(yè)數(shù)： | 60/221頁(yè) |
| 文件大?。?/td> | 1582K |
| 代理商： | TMX320DM6443AZWT |
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3.2.2
Power Configurations after Reset
3.3 Bootmode
TMS320DM6443
Digital Media System-on-Chip
SPRS282E–DECEMBER 2005–REVISED MARCH 2007
Setting the DSPPWRON bit to '1’ closes (enables) the switch and enables the DSP power domain. The
default switch value is determined by the DSP_BT configuration input. If DSP self boot is selected
(DSP_BT=1), the DSP will be powered-up and DSPPWRON will be set to a value of '1'. For ARM boot
operation (DSP_BT=0), DSPPWRON will be set to the disable value of '0' and must be set by the ARM
before the DSP domain power is turned on.
Note:
Once the DSP power domain is enabled (powered up), it
cannot
be disabled (powered down).
Dynamic power down of the DSP is
not
supported on this device.
Figure 3-1. CHP_SHRTSW Register
31
1
0
RESERVED
DSPPWRON
R-0000 0000 0000 0000 0000 0000 0000 000
R/W-L
LEGEND: R = Read, W = Write, n = value at reset, L = pin state latched at reset rising
Table 3-2. CHP_SHRTSW Register Description
NAME
DESCRIPTION
DSPPWRON
DSP power domain enable.
0 = DSP power domain off
1 = DSP power domain on
The VDD3P3V_PWDN register controls power to the 3.3V I/O buffers for MMC/SD/SDIO and GPIOV33.
The 3.3V I/Os are separated into two groups for independent control as shown in
Figure 3-2
and
described in
Table 3-3
. By default, these pins are all disabled at reset.
Figure 3-2. VDD3P3V_PWDN Register
31
2
1
0
RESERVED
IOPWDN1
IOPWDN0
R-0000 0000 0000 0000 0000 0000 0000 00
R/W-1
R/W-1
LEGEND: R = Read, W = Write, n = value at reset
Table 3-3. VDD3P3V_PWDN Register Description
NAME
DESCRIPTION
IOPWDN0
GIOV33 I/O Powerdown controls GIOV33[16:0] pins.
0 = I/O buffers powered up
1 = I/O buffers powered down
MMC/SD/SDIO I/O Powerdown controls SD_CLK, SD_CMD, SD_DATA[3:0] pins.
0 = I/O buffers powered up
1 = I/O buffers powered down
IOPWDN1
The device is booted through multiple means: pin states captured at reset, primary bootloaders within
internal ROM or EMIFA, and secondary user bootloaders from peripherals or external memories. Boot
modes, pin configurations, and register configurations required for booting the device, are described in the
following sections.
Device Configurations
60
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