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參數(shù)資料
| 型號： | XC3S400AN-5FTG256C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 109/123頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3AN 256FTBGA |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | Spartan®-3AN |
| LAB/CLB數(shù)： | 896 |
| 邏輯元件/單元數(shù)： | 8064 |
| RAM 位總計(jì)： | 368640 |
| 輸入/輸出數(shù)： | 195 |
| 門數(shù)： | 400000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 256-LBGA |
| 供應(yīng)商設(shè)備封裝： | 256-FTBGA |
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Spartan-3AN FPGA Family: Pinout Descriptions
DS557 (v4.1) April 1, 2011
Product Specification
86
User I/Os by Bank
Table 71 and Table 72 indicate how the available user-I/O pins are distributed between the four I/O banks on the FTG256
package. The AWAKE pin is counted as a dual-purpose I/O. The XC3S50AN FPGA in the FTG256 package has 51
unconnected balls, labeled with an N.C. type. These pins are also indicated in Figure 20.
Table 71: User I/Os Per Bank on XC3S50AN in the FTG256 Package
Package
Edge
I/O Bank
Maximum I/Os
All Possible I/O Pins by Type
I/O
INPUT
DUAL
VREF
CLK
Top
0
40
21
7
1
3
8
Right
1
32
12
5
4
3
8
Bottom
2
40
5
2
21
6
Left
3
32
15
6
0
3
8
Total
144
53
20
26
15
30
Table 72: User I/Os Per Bank on XC3S200AN and XC3S400AN in the FTG256 Package
Package
Edge
I/O Bank
Maximum I/Os
All Possible I/O Pins by Type
I/O
INPUT
DUAL
VREF
CLK
Top
0
47
27
6
1
5
8
Right
1
50
1
6
30
5
8
Bottom
2
48
11
2
21
6
8
Left
3
50
30
7
0
5
8
Total
195
69
21
52
21
32
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| 24LC024-E/MC | IC EEPROM 2KBIT 400KHZ 8DFN |
| 24LC025-E/MC | IC EEPROM 2KBIT 400KHZ 8DFN |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| XC3S5000-4FG1156CES | 制造商:Xilinx 功能描述: |
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| XC3S5000-4FG676I | 制造商:Xilinx 功能描述:FPGA SPARTAN-3 5M GATES 74880 CELLS 630MHZ 1.2V 676FBGA - Trays |
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