參數(shù)資料
型號(hào)： XC3S400AN-5FTG256C
廠(chǎng)商： Xilinx Inc
文件頁(yè)數(shù)： 77/123頁(yè)
文件大小： 0K
描述： IC FPGA SPARTAN-3AN 256FTBGA
標(biāo)準(zhǔn)包裝： 90
系列： Spartan®-3AN
LAB/CLB數(shù)： 896
邏輯元件/單元數(shù)： 8064
RAM 位總計(jì)： 368640
輸入/輸出數(shù)： 195
門(mén)數(shù)： 400000
電源電壓： 1.14 V ~ 1.26 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 256-LBGA
供應(yīng)商設(shè)備封裝： 256-FTBGA
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)當(dāng)前第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)
Spartan-3AN FPGA Family: DC and Switching Characteristics
DS557 (v4.1) April 1, 2011
Product Specification
57
DNA Port Timing
Internal SPI Access Port Timing
Table 46: DNA_PORT Interface Timing
Symbol
Description
Min
Max
Units
TDNASSU
Setup time on SHIFT before the rising edge of CLK
1.0
–ns
TDNASH
Hold time on SHIFT after the rising edge of CLK
0.5
–ns
TDNADSU
Setup time on DIN before the rising edge of CLK
1.0
–ns
TDNADH
Hold time on DIN after the rising edge of CLK
0.5
–ns
TDNARSU
Setup time on READ before the rising edge of CLK
5.0
10,000
ns
TDNARH
Hold time on READ after the rising edge of CLK
0
–ns
TDNADCKO
Clock-to-output delay on DOUT after rising edge of CLK
0.5
1.5
ns
TDNACLKF
CLK frequency
0
100
MHz
TDNACLKH
CLK High time
1.0
ns
TDNACLKL
CLK Low time
1.0
ns
Notes:
1.
The minimum READ pulse width is 5 ns, the maximum READ pulse width is 10 s.
Table 47: SPI_ACCESS Interface Timing
Symbol
Description
Speed Grade
Units
-5
-4
Min
Max
Min
Max
TSPICCK_MOSI
Setup time on MOSI before the active edge of CLK
4.47
–5.0
–ns
TSPICKC_MOSI
Hold time on MOSI after the active edge of CLK
4.03
–4.5
–ns
TCSB
CSB High time
50
–50
–ns
TSPICCK_CSB
Setup time on CSB before the active edge of CLK
7.15
–8.0
–ns
TSPICCK_CSB
Hold time on CSB after the active edge of CLK
7.15
–8.0
–ns
TSPICKO_MISO
Clock-to-output delay on MISO after active edge of CLK
–14.3
–
16.0
ns
FSPICLK
CLK frequency
–50
MHz
FSPICAR1
CLK frequency for Continuous Array Read command
–50
MHz
FSPICAR1
CLK frequency for Continuous Array Read command,
reduced initial latency
–33
MHz
TSPICLKL
CLK High time
–
–
ns
TSPICLKH
CLK Low time
6.8
6.8
ns
Notes:
1.
For details on using SPI_ACCESS and the In-System Flash memory, see UG333 Spartan-3AN FPGA In-System Flash User Guide.
相關(guān)PDF資料
PDF描述
24LC024T-E/MC IC EEPROM 2KBIT 400KHZ 8DFN
XA2S100E-6TQ144I IC FPGA SPARTAN-IIE 144TQFP
24LC024-E/MC IC EEPROM 2KBIT 400KHZ 8DFN
24LC025-E/MC IC EEPROM 2KBIT 400KHZ 8DFN
XC6SLX9-L1FT256I IC FPGA SPARTAN 6 256FTGBGA
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XC3S5000-4FG1156C 制造商:Rochester Electronics LLC 功能描述: 制造商:Xilinx 功能描述:
XC3S5000-4FG1156CES 制造商:Xilinx 功能描述:
XC3S5000-4FG1156I 制造商:Xilinx 功能描述:
XC3S5000-4FG676C 制造商:Xilinx 功能描述:FPGA SPARTAN-3 5M GATES 74880 CELLS 630MHZ 1.2V 676FBGA - Trays
XC3S5000-4FG676I 制造商:Xilinx 功能描述:FPGA SPARTAN-3 5M GATES 74880 CELLS 630MHZ 1.2V 676FBGA - Trays
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。

采購(gòu)需求

(若只采購(gòu)一條型號(hào)，填寫(xiě)一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

*型號(hào) *數(shù)量 廠(chǎng)商 批號(hào) 封裝
添加更多采購(gòu)

我的聯(lián)系方式

*
*
*