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參數(shù)資料
| 型號(hào)： | XC3S400AN-5FTG256C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 73/123頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN-3AN 256FTBGA |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | Spartan®-3AN |
| LAB/CLB數(shù)： | 896 |
| 邏輯元件/單元數(shù)： | 8064 |
| RAM 位總計(jì)： | 368640 |
| 輸入/輸出數(shù)： | 195 |
| 門數(shù)： | 400000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 256-LBGA |
| 供應(yīng)商設(shè)備封裝： | 256-FTBGA |
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Spartan-3AN FPGA Family: DC and Switching Characteristics
DS557 (v4.1) April 1, 2011
Product Specification
53
Table 40: Switching Characteristics for the DLL
Symbol
Description
Device
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Output Frequency Ranges
CLKOUT_FREQ_CLK0
Frequency for the CLK0 and CLK180 outputs
All
5
280
5
250
MHz
CLKOUT_FREQ_CLK90
Frequency for the CLK90 and CLK270 outputs
5
200
5
200
MHz
CLKOUT_FREQ_2X
Frequency for the CLK2X and CLK2X180 outputs
10
334
10
334
MHz
CLKOUT_FREQ_DV
Frequency for the CLKDV output
0.3125
186
0.3125
166
MHz
Output Clock Jitter(2,3,4)
CLKOUT_PER_JITT_0
Period jitter at the CLK0 output
All
–±100
ps
CLKOUT_PER_JITT_90
Period jitter at the CLK90 output
–±150
ps
CLKOUT_PER_JITT_180
Period jitter at the CLK180 output
–±150
ps
CLKOUT_PER_JITT_270
Period jitter at the CLK270 output
–±150
ps
CLKOUT_PER_JITT_2X
Period jitter at the CLK2X and CLK2X180 outputs
–
±[0.5%
of
CLKIN
period
+ 100]
–
±[0.5%
of
CLKIN
period
+ 100]
ps
CLKOUT_PER_JITT_DV1
Period jitter at the CLKDV output when performing
integer division
–±150
ps
CLKOUT_PER_JITT_DV2
Period jitter at the CLKDV output when performing
non-integer division
–
±[0.5%
of
CLKIN
period
+ 100]
–
±[0.5%
of
CLKIN
period
+ 100]
ps
Duty Cycle(4)
CLKOUT_DUTY_CYCLE_DLL
Duty cycle variation for the CLK0, CLK90, CLK180,
CLK270, CLK2X, CLK2X180, and CLKDV outputs,
including the BUFGMUX and clock tree duty-cycle
distortion
All
–±[1% of
CLKIN
period
+ 350]
–±[1% of
CLKIN
period
+ 350]
ps
Phase Alignment(4)
CLKIN_CLKFB_PHASE
Phase offset between the CLKIN and CLKFB inputs
All
–±150
ps
CLKOUT_PHASE_DLL
Phase offset between DLL
outputs
CLK0 to CLK2X
(not CLK2X180)
–±[1% of
CLKIN
period
+ 100]
–±[1% of
CLKIN
period
+ 100]
ps
All others
–±[1% of
CLKIN
period
+ 150]
–±[1% of
CLKIN
period
+ 150]
ps
Lock Time
LOCK_DLL(3)
When using the DLL alone:
The time from deassertion at
the DCM’s Reset input to the
rising transition at its LOCKED
output. When the DCM is
locked, the CLKIN and CLKFB
signals are in phase
5 MHz < FCLKIN <
15 MHz
All
–5
ms
FCLKIN > 15 MHz
–
600
–
600
s
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