- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376472 > 82C836B (Electronic Theatre Controls, Inc.) Single-Chip 386sx AT PDF資料下載
參數(shù)資料
| 型號： | 82C836B |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Single-Chip 386sx AT |
| 中文描述： | 單芯片386sx在 |
| 文件頁數(shù)： | 146/205頁 |
| 文件大?。?/td> | 3878K |
| 代理商： | 82C836B |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁當(dāng)前第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁
Maximum Wait State Page Miss
Figure 11-8 shows the fully-burdened local DRAM cycle i.e., the longest possible cycle
(eight T-states). It is a page miss cycle, meaning the target bank is the same as the
previously selected bank, but the row address must be changed. Thus, the same -RAS
signal must be cycled high and then low again.
State T1 occurs only if the CPU ended the previous cycle in nonpipeline mode.
Interval A is the Early Wait State, applicable only when internal EMS, Early READY
or LBA modes are enabled.
Intervals B and C are needed for -RAS precharge time. For an encoded -RAS bank
switch, only B is needed. For -CAS only cycles, neither B or C is needed.
Intervals D and E are the normal RAS, row/column and CAS sequence. Only E is
needed with CAS-only cycles.
Interval F is the CAS Extend wait state (optional).
With the Early Wait State enabled, the minimum -CAS precharge time increases from
one PROCCLK cycle to three. With the CAS Extend wait state, the minimum -CAS
active time increases from two PROCCLK cycles to four. Neither type of wait states
affect the delay from -RAS to row address hold, or from column address valid to -CAS
active.
RAS timeout, if enabled, operates as follows:
If -RAS remains low long enough to cause a RAS timeout (nominally 9.5
microseconds), the current memory cycle (if any) is allowed to finish, and then -RAS
is forced high at the middle of the next T-state after the end of the cycle.
The -RAS that had been active remains high for a minimum of four PROCCLKs. If
an attempt is made to access the same bank again, the timing will follow either a page
miss or a bank switch sequence as needed to insure four PROCCLK cycles minimum
high time on -RAS.
If access is made to a different bank, normal bank switch timing is followed.
I
CPU Access to AT-Bus
System Timing Relationships
11-14
Revision 3.0
P R E L I M I N A R Y
Chips and Technologies, Inc.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 82C862 | FireLink USB Dual Controller Quad Port USB |
| 82C931 | Plug and Play Integrated Audio Controller |
| 82S09 | 576-BIT BIPOLAR RAM (64 X 9) |
| 82S19 | 576-BIT BIPOLAR RAM (64 X 9) |
| 82S101BYA | 2.6GHz Relay, 1 Form C, 0.5A 30VDC Relay, 50ohms, SMD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 82C83H | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS Octal Latching Inverting Bus Driver |
| 82C84 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS Clock Generator Driver |
| 82C84A | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS Clock Generator Driver |
| 82C84A/B | 制造商: 功能描述: 制造商:undefined 功能描述: |
| 82C84A_05 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS Clock Generator Driver |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。