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參數(shù)資料
| 型號： | 82C836B |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Single-Chip 386sx AT |
| 中文描述： | 單芯片386sx在 |
| 文件頁數(shù)： | 48/205頁 |
| 文件大?。?/td> | 3878K |
| 代理商： | 82C836B |
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Table 5-2.
Valid Configurations----Encoded RAS Only
Banks
ICR 4DH Bits 4-0
x
0 and 1
2 and 3
4
5
6
7
Total Local Memory
0FH
256KW
1MW
1MW
0
0
0
7MB
10H
256KW
1MW
1MW
1MW
0
0
9MB
11H
256KW
1MW
1MW
1MW
1MW
0
11MB
12H
256KW
1MW
1MW
1MW
1MW
1MW
13MB
13H
1MW
1MW
1MW
0
0
0
10MB
14H
1MW
1MW
1MW
1MW
0
0
12MB
15H
16H
1MW
1MW
1MW
1MW
1MW
0
14MB
1MW
1MW
1MW
1MW
1MW
1MW
16MB
K = 1024 M = 1048576 W = word (two bytes) B = byte
In all configurations, all memory beyond the first 1MB is available for use as extended memory (addr
can be accessed either directly (in 80386sx protected mode) or through expanded memory address trans
RAM above FC0000H is accessible only through EMS. Direct accesses to FC0000H-FFFFFFH by the CPU go
essed linearly starting at 100000H). Extended memory
lation (EMS).
to ROM.
Table 5-3.
4MB DRAM configurations----Nonencoded RAS Only
Banks
ICR 4DH Bits 4-0
x
0
1
2
3
4-7
Total Local Memory
17H
18H
256KW
256KW
4MW
0
0
9 MB
1MW (or 0)
4MW
0
0
0
10 MB (or 8MB)
19H
4MW
4MW
0
0
0
16 MB
K = 1024 M = 1048576 W = word (two bytes) B = byte
The function of the -RAS3 pin automatically changes to MA10 function whenever a 4MB DRAM configurati
Bank 1 covers address 0-7FFFFFH and Bank 0 begins at 800000H. Consequently, Bank 0 can remain empty
Bank 0 range (800000H-9FFFFFH), and if ICR 4EH is set to 800000H top-of-RAM address.
on (17H, 18H, 19H) is selected.
if no internal EMS accesses are performed in the
The row address for the DRAMs comes from higher-order bits of the complete physical
address, while the column address comes from bits 1 through 9 for 256K DRAMs, 1
through 10 for 1MB DRAMs, or 1 through 11 for 4MB DRAMs. Thus, the memory
addresses accessible by changing the column address only, without changing the row
address, are contiguous and constitute a physical memory ‘‘page’’. Successive memory
accesses to the same page do not require -RAS to be cycled, since it is already active and
the row address is already valid. This saves considerable time in memory accessing
because only -CAS needs to be cycled. The SCATsx architecture always uses -CAS only
accessing (also known as page mode) whenever possible. DMA, Master cycles, and
refresh leave -RAS inactive even if the preceding and following CPU memory accesses
are in the same page.
System Interface
DRAM Interface
I
Chips and Technologies, Inc.
P R E L I M I N A R Y
Revision 3.0
5-7
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PDF描述 |
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