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參數(shù)資料
| 型號(hào)： | 82C836B |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Single-Chip 386sx AT |
| 中文描述： | 單芯片386sx在 |
| 文件頁數(shù)： | 65/205頁 |
| 文件大?。?/td> | 3878K |
| 代理商： | 82C836B |
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B4
UIE
The Update-ended Interrupt Enable bit enables the UF (update end
flag) bit in register C to assert interrupt request. This bit is cleared to
a zero by RESET.
The generation of alarm interrupts is enabled by setting this bit to
a one. Once this bit is enabled, the Real Time Clock generates an
alarm whenever a match occurs between the programmed alarm and
clock information. If the ‘‘don’t care’’ condition is programmed into
one or more of the alarm registers, this enables the generation of
periodic interrupts at rates of one second or greater. This bit is
cleared to a zero by RESET.
The Periodic Interrupt Enable bit controls the generation of interrupts
based on the value programmed into bits B3-B0 of register A. This
allows the user to disable this function without affecting the
programmed rate. Writing a one to this bit enables the generation
of periodic interrupts. This bit is cleared to a zero by RESET.
Writing a zero to this bit enables the update cycle and allows the
Real Time Clock to function normally. When set to one, the update
cycle is inhibited and any cycle in progress is aborted. The SET bit
is not affected by the RESET input pin.
B5
AIE
B6
PIE
B7
SET
B7
B6
B5
B4
B3
B2
B1
B0
________ ________ ________ ________
__________________________________
0
UF
Update-ended Flag
AF
Alarm Flag
PF
Periodic Interrupt Flag
IRQF
Interrupt Request Flag
bits:
B0-B3
Read as zeros.
B4
UF
The Update-ended Flag bit is set after each cycle. When the UIE bit
is a one, the one in UF causes the IRQF bit to be a one asserting
IRQ. UF is cleared by a register read or by a RESET.
A one appears in the AlarmFlag bit whenever a match has occurred
between the time register and alarm register during an update cycle.
This flag is also independent of its enable (AIE) and generates an
interrupt if AIE is true.
The Periodic interrupt Flag is set to one when a transition, selected
by RS3-RS0, occurs in the divider chain. This bit becomes active
independent of the condition of the PIE control bit. The PF bit then
generates an interrupt and sets IRQF if PIE is one.
B5
AF
B6
PF
Figure 6-3.
Register C----Address 0CH (Read Only)
I
Control and Status Registers
Real Time Clock and Internal Timer Registers
6-6
Revision 3.0
P R E L I M I N A R Y
Chips and Technologies, Inc.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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