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參數(shù)資料
| 型號： | 935262469557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 封裝： | 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240 |
| 文件頁數(shù)： | 148/518頁 |
| 文件大?。?/td> | 7111K |
| 代理商： | 935262469557 |
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File: ssi.fm5, modified 7/24/99
PRELIMINARY INFORMATION
16-1
Synchronous Serial Interface
Chapter 16
16.1
SYNCHRONOUS SERIAL INTERFACE
OVERVIEW
The TM1100 synchronous serial interface (SSI) unit in-
terfaces to an off-chip modem analog front end (MAFE)
subsystem, Network Terminator, ADC/DAC or Codec
through a flexible bit-serial connection. The hardware
performs full-duplex serialization/deserialization of a bit
stream from any of these devices. Any such front end de-
vice connected must support Transmitting, Receiving of
data, and initialization via a synchronous serial interface.
Since the communication algorithm is implemented in
software by the TM1100 DSPCPU and the analog inter-
face is off chip, a wide variety of modem, network and/or
FAX protocols may be supported.
The synchronous serial Interface hardware includes:
A 16-bit receive shift register (RxSR), synchronized
by an external receive frame synchronization pulse
(SSI_RxFSX) and clocked by an external clock
(RxCLK).
A 32-bit MMIO receive data register (SSI_RxDR) to
provide data access from the DSPCPU.
32 entry deep,16-bit wide receive buffer (RxFIFO), to
buffer between the receive shift register (RxSR) and
MMIO receive data register (SSI_RxDR).
A 16-bit transmit shift register (TxSR), synchronized
by an external or internal transmit frame synchroni-
zation pulse and clocked by an external clock (either
SSI_IO1 or SSI_RxCLK).
A 32-bit MMIO transmit data register (SSI_TxDR) to
transmit data from the DSPCPU.
30 entry deep, 16-bit wide transmit buffer (TxFIFO),
to buffer between the MMIO transmit data register
(SSI_TxDR) and transmit shift register (TxSR).
Transmit frame sync pulse generation logic.
Control and status logic.
Interrupt generation logic.
The SSI unit is not a hiway bus master. All I/O is complet-
ed through DSPCPU MMIO cycles. FIFO’s are used to
increase allowable interrupt response time and decrease
interrupt rate.
16.2
INTERFACE
The external interface consists of the 6 pins described in
16.3
BLOCK DIAGRAM
The main block diagram of the SSI unit is illustrated in
The I/O block is used for control of the I/O pins and for
selecting the transmit clock and transmit frame synchro-
nization signals.
The Frame Synchronization block can be used for gen-
erating an internal synchronization signal derived from
receive clock input (SSI_RxCLK) or from an IO pin
(SSI_IO1).
The SSI Transmit block buffers and transmits the bits us-
ing the generated frame synchronization signal (TxFSX)
and the transmit clock. The transmit clock is either the re-
ceive clock or the clock present on SSI_IO1.
The SSI Receive block receives and buffers the bits on
the
SSI_RxDATA
line,
using
the
receive
clock
(SSI_RxCLK) and the receive frame synchronization sig-
nal (SSI_RxFSX).
Each of the blocks will be described in detail in the next
subsections.
Table 16-1. Synchronous Serial Interface Pins
Name
Type
Description
SSI_RxCLK
IN-5
Serial interface clock signal. Pro-
vided by an external communica-
tion device.
SSI_RxFSX
IN-5
Frame synchronization reference
signal. Provided by an external
communication device.
SSI_RxDATA
IN-5
Receive serial data signal. Pro-
vided by the receive channel of an
external communication device.
SSI_TxDATA
OUT
Transmit serial data signal output.
SSI_IO1
I/O-5
This pin can function as Transmit
clock input or as general purpose
I/O pin.
SSI_IO2
I/O-5
This pin can function as Transmit
Frame synchronization signal input
or output, or as general purpose I/
O pin.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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