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參數(shù)資料
| 型號(hào)： | 935262469557 |
| 廠(chǎng)商： | NXP SEMICONDUCTORS |
| 元件分類(lèi)： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 封裝： | 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240 |
| 文件頁(yè)數(shù)： | 67/518頁(yè) |
| 文件大?。?/td> | 7111K |
| 代理商： | 935262469557 |
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Philips Semiconductors
PCI Interface
File: pci.fm5, modified 7/23/99
PRELIMINARY INFORMATION
10-15
The DMA destination address is cache line size
aligned.
The T bit is set
TM1100 generates “memory read multiple” PCI transac-
tions for DMA reads, unless the RMD (Read Multiple Dis-
able) bit is set in BIU_CTL, in which case the less effi-
cient “memory read” transactions are used.
During a PCI
→ SDRAM block transfer, the PCI interface
drives the PCI bus with the address from SRC_ADR. The
returned data is buffered in r_buffer. The PCI interface
then drives the address from DEST_ADR and the data
from r_buffer to the SDRAM controller. SRC_ADR and
DEST_ADR are incremented, the TL field in DMA_CTL
is decremented, and this sequence repeats until TL
reaches zero.
At the end of the PCI
→ SDRAM block transfer, the PCI
interface will generate a DSPCPU interrupt if the appro-
priate IntE bit is set in BIU_CTL. Alternatively, DSPCPU
software can poll the appropriate “done” status bin in
BIU_STATUS.
During an SDRAM
→ PCI block transfer, the PCI inter-
face drives the address from SRC_ADR to the SDRAM
controller. The returned data is buffered in w_buffer. The
PCI interface then drives the address from DEST_ADR
and the data from w_buffer to the PCI bus. SRC_ADR
and DEST_ADR are incremented, the TL field in
DMA_CTL is decremented, and this sequence repeats
until TL reaches zero.
At the end of the SDRAM
→ PCI block transfer, the PCI
interface can generate a DSPCPU interrupt if the appro-
priate IntE bit is set in BIU_CTL. Alternatively, DSPCPU
software can poll the appropriate “done” status bit in
BIU_STATUS.
10.7.17 INT_CTL Register
The INT_CTL register contains three fields for setting,
enabling, and sensing the four PCI interrupt lines.
Table 10-19 shows the interpretation of the fields in
INT_CTL.
INT (Interrupt bits). The INT field (bits 0..3 of INT_CTL)
can force a PCI interrupt to be signalled.
IE (Interrupt Enable). The IE field (bits 4..7 of INT_CTL)
enables TM1100 to drive PCI interrupt lines.
IS (Interrupt State). The IS field (bits 8..11 of INT_CTL)
senses the state of the PCI interrupt lines.
Figure 10-9 shows a conceptual realization of the logic
used to implement the control of each intx# pin.
10.8
PCI BUS PROTOCOL OVERVIEW
TM1100’s PCI interface can generate and respond to
several types of PCI bus commands. Table 10-20 lists
the 12 possible commands and whether or not TM1100
Table 10-21 lists the 12 possible commands and wheth-
er or not TM1100 can respond to them.
The basic transfer mechanism on the PCI bus is a burst,
which consists of an address phase followed by one or
more data phases. In TM1100, the DSPCPU and Image
Coprocessor (ICP) are the only two units that can cause
TM1100 to become a PCI-bus initiator; i.e., only the
DSPCPU and ICP can access external resources.
Table 10-19. INT_CTL Bits
INT_CTL
PCI Signal
Programming
Field
Bit
INT
0
inta#
0
Deassert intx#
1
Assert intx# (if enabled);
i.e., pull intx# pin to a low
logic level
1
intb#
2
intc#
3
intd#
IE
4
inta#
0
Disable open-collector
output to intx#
1
Enable open-collector
output to intx#
5
intb#
6
intc#
7
intd#
IS
8
inta#
Reads state of intx# pin:
0
No interrupt asserted
(intx# is high)
1
Interrupt is asserted
(intx# is low)
9
intb#
10
intc#
11
intd#
Table 10-20. TM1100 PCI Commands as Initiator
TM1100 Generates
TM1100 Cannot
Generate
Conguration read
Conguration write
Memory read
Memory read multiple
Memory write
Memory write and invalidate
I/O read
I/O write
Interrupt acknowledge
Special cycle
Dual address
Memory read line
INTx
oc
PCI intx#
IEx
ISx
Figure 10-9. Conceptual realization of intx# pin con-
trol logic.
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PDF描述 |
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