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參數(shù)資料
| 型號： | 935262469557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 封裝： | 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240 |
| 文件頁數(shù)： | 187/518頁 |
| 文件大小： | 7111K |
| 代理商： | 935262469557 |
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Philips Semiconductors
PCI-XIO External I/O Bus
File: pci-xio.fm5, modified 7/26/99
PRELIMINARY INFORMATION
21-7
21.4.1.4
Multiple Flash EEPROM
Figure 21-9 shows two 8-bit flash EEPROMs interfaced
to the PCI-XIO Bus. A 74FCT138 logic chip decodes up-
per bits PCI_AD[19-17] of the XIO bus address to gener-
ate the chip selects for the two EEPROMs. These bits
decode the address space into blocks of 128K bytes.
The address range of each enable is shown on the en-
able lines. Six spare chip selects are available for attach-
ing up to six more EEPROMs or to attach other devices.
The 74FCT138 provides both decode of the address bits
and the AND function for the PCI_INTB# global chip en-
able signal so that only one EEPROM chip enable signal
is active at global chip enable time.
21.5
XIO_CTL MMIO REGISTER
The PCI-XIO Bus Controller has one programmer visible
MMIO register: XIO_CTL. Its format is shown in
Table 21-2. To ensure compatibility with future devices,
any undefined MMIO bits should be ignored when read,
and written as zeroes.
21.5.1
PCI_CLK Bus Clock Frequency
PCI_CLK, the clock for the PCI and PCI-XIO bus can be
supplied externally or internally. This is determined at
boot time, by the ‘enable internal PCI_CLK generator’ bit,
bit 6 of byte 9 in the boot EEPROM. Refer to
Section 12.2. If a ‘0’ is present in this bit, PCI_CLK acts
compatible with TM1000 and normal PCI operation, i.e.
PCI_CLK is an input pin that takes the PCI clock from the
external world. If a ‘1’ is present in this bit, an on-chip
clock divider in the XIO logic becomes the source of
PCI_CLK, and the PCI_CLK pin is configured as an out-
put. In the latter case, the PCI_CLK frequency can be
programmed to a divider of the TM1100 highway clock
by setting the XIO_CTL register ‘Clock Frequency’ divid-
er value.
A table of PCI-XIO Bus Clock frequencies versus Clock
field values is shown in Table 21-3. Note that the
PCI_CLK operating frequency should be set to observe
Address
PCI_AD[16:0]
Write Enable
PCI_C/BE1#: IOWR#
Output Enable
PCI_C/BE0#: IORD#
Chip Select
PCI_INTB#
Data
PCI_AD[31:24]
128Kx8 EEPROM
Address
Write Enable
Output Enable
Chip Select
Data
74FCT138
A[2-0] O0
O1
O2
O3
O4
O5
O6
O7
E0
E1
E2
+3
PCI_AD[19-17]
0-128K
128-256K
256-384K
384-512K
512-640K
640-768K
768-896K
896-1024K
128Kx8 EEPROM
Figure 21-9. Multiple 8-bit Flash EEPROM Interface
Table 21-2. XIO_CTL Register Fields: MMIO Address
0x10 3060
Field
Bits
Function
Reset Value
Address
31:26
XIO Address Space
undened
25:11
unused
0
Wait States
10:8
Wait States
0
Enable
7
Enable XIO Bus Oper-
ation
0 = disabled
6:5
unused
Clock Fre-
quency
4:0
Clock Divider
0x1f
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 935263151557 | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 935263331557 | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 935263133112 | 26 W, 1 CHANNEL, AUDIO AMPLIFIER, PZIP17 |
| 935263384118 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
| 935263384112 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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