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參數(shù)資料
| 型號： | 935262469557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 封裝： | 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240 |
| 文件頁數(shù)： | 63/518頁 |
| 文件大?。?/td> | 7111K |
| 代理商： | 935262469557 |
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Philips Semiconductors
PCI Interface
File: pci.fm5, modified 7/23/99
PRELIMINARY INFORMATION
10-11
a done bit. The DSPCPU can read both bits; a done bit
is cleared by writing a one to it. The status register also
holds two error-flag bits.
DSPCPU software must check the busy bits to avoid is-
suing a PCI interface bus cycle request while a request
of a similar type is in progress. If a bus cycle is issued
while a request of similar type is in progress, the PCI in-
terface ignores the second command and sets the ap-
propriate error bit in the status register.
When the DSPCPU issues either an io_cycle or
config_cycle request while a previous request of either
type is already in progress, the PCI interface sets bit 8 in
BIU_STATUS. When the DSPCPU issues a dma_cycle
while a previous one is already in progress, the PCI in-
terface sets bit 9 in BIU_STATUS.
To reset either of the error bits 8 and 9 in BIU_STATUS
write a ‘1’ to it.
RTA (Received Target Abort). This bit gets set when
TM1100 initiated a transaction that was aborted by the
target. To reset this bit, write a ‘1’ to this bit position. This
bit is set simultaneous with the RTA bit in the configura-
tion space status register, but gets cleared independent-
ly.
RMA (Received Master Abort). This bit gets set when
TM1100 initiated a transaction and aborts it. This usually
signals a transaction to a non existent device. To reset
this bit, write a ‘1’ to this bit position. This bit is set simul-
taneous with the RMA bit in the configuration space sta-
tus register, but gets cleared independently.
TTE (Target Timer Expired). In normal operation, a
read of a TM1100 data item is performed on retry basis -
TM1100 tells the external master to retry, and meanwhile
it fetches the data item across the highway. This bit gets
set if an external master did not retry a read of a TM1100
data item within 32768 PCI clocks. The requested data is
discarded. To reset this bit, write a ‘1’ to this bit position.
This is purely a software information bit. No software ac-
tion is required when this condition occurs, but it may in-
dicate a non-compliant or defective master on the bus.
10.7.5
BIU_CTL Register
The BIU_CTL register contains bits that control miscella-
neous aspects of the PCI interface operation. Following
are descriptions of the fields.
SE (Swap Bytes Enable). This bit is initialized after re-
set to zero, which causes the PCI interface to operate in
its default big-endian mode. Writing a one to SE causes
accesses to MMIO registers over the PCI interface to be
made in little endian mode.
BO (Burst mode Off). This bit is initialized to zero, which
allows the PCI interface to support burst-mode writes as
a target on the PCI bus. Setting this bit to one disables
burst-mode writes.
With burst mode enabled, the PCI interface buffers as
much data as possible into r_buffer before issuing a dis-
connect to the PCI initiator. With burst mode disabled,
the PCI interface buffers only one data phase before is-
suing a disconnect to the PCI initiator.
IntE (Interrupt Enables). The bits in the IntE field control
the signalling of interrupts to the DSPCPU for PCI inter-
face events. These events raise DSPCPU interrupt 16 if
enabled. Interrupt 16 must be set up as a level triggered
interrupt. Table 10-14 lists the function of each IntE bit.
IntE is initially set to zeros (interrupts disabled).
Note that the error condition masked by bit 6 (see Sec-
tion 10.7.4, “BIU_STATUS Register”) occurs when either
a config_cycle or an io_cycle is requested and a request
of either type is already in progress. That is, the second
request need not be of exactly the same type that is al-
ready in progress.
Table 10-12. PCI MMIO Registers and Bus Cycles
Internal Cycle
Registers Involved
mmio_cycle
(MMIO register R/W)
All registers accessible by
external PCI devices
mem_cycle
(PCI-space memory R/W)
PCI_ADR,
PCI_DATA
dma_cycle
(Block data transfer)
SRC_ADR,
DEST_ADR,
DMA_CTL
IO_cycle
(I/O register R/W)
IO_ADR,
IO_DATA,
IO_CTL
cong_cycle
(Conguration register R/W)
CONFIG_ADR,
CONFIG_DATA,
CONFIG_CTL
Table 10-13. PCI MMIO Register Accessibility
Register
MMIO_BASE
Offset
Accessibility
DSPCPU
External
Initiator
DRAM_BASE
0x10 0000
R/W
MMIO_BASE
0x10 0400
R/W
BIU_STATUS
0x10 3004
R/W
BIU_CTL
0x10 3008
R/W
PCI_ADR
0x10 300C
R/W
–/–
PCI_DATA
0x10 3010
R/W
–/–
CONFIG_ADR
0x10 3014
R/W
CONFIG_DATA
0x10 3018
R/W
CONFIG_CTL
0x10 301C
R/W
IO_ADR
0x10 3020
R/W
IO_DATA
0x10 3024
R/W
IO_CTL
0x10 3028
R/W
SRC_ADR
0x10 302C
R/W
DEST_ADR
0x10 3030
R/W
DMA_CTL
0x10 3034
R/W
INT_CTL
0x10 3038
R/W
Table 10-12. PCI MMIO Registers and Bus Cycles
Internal Cycle
Registers Involved
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 935263151557 | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 935263331557 | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 935263133112 | 26 W, 1 CHANNEL, AUDIO AMPLIFIER, PZIP17 |
| 935263384118 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
| 935263384112 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 935264217557 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC |
| 935267356112 | 制造商:NXP Semiconductors 功能描述:IC TEA1507PN |
| 935268081112 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC |
| 935268721125 | 制造商:NXP Semiconductors 功能描述:Buffer/Line Driver 1-CH Non-Inverting 3-ST CMOS 5-Pin TSSOP T/R |
| 935269304128 | 制造商:ST-Ericsson 功能描述:IC AUDIO CODEC W/TCH SCRN 48LQFP |
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