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參數(shù)資料
| 型號： | DS34T102GN+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 12/366頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TDM OVER PACKET 484TEBGA |
| 產(chǎn)品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 30 |
| 類型： | TDM（分時復用） |
| 應用： | 數(shù)據(jù)傳輸 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 484-BGA 裸露焊盤 |
| 供應商設備封裝： | 484-HSBGA（23x23） |
| 包裝： | 托盤 |
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____________________________________________________ DS34T101, DS34T102, DS34T104, DS34T108
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Table 10-33. Elastic Store Delay After Initialization
INITIALIZATION
REGISTER BIT
DELAY
Receive Elastic Store Reset
N bytes < Delay < 1 Frame + N bytes
Transmit Elastic Store Reset
N bytes < Delay < 1 Frame + N bytes
Receive Elastic Store Align
RESCR.RESALGN
Frame < Delay < 1 Frames
Transmit Elastic Store Align
TESCR.TESALGN
Frame < Delay < 1 Frames
Note: N = 9 for RSZS = 0
N = 2 for RSZS = 1
10.10.2 Minimum Delay Mode
Elastic store minimum delay mode may be used when the elastic store’s system clock is frequency locked to its line
clock (i.e., RCLK locked to RSYSCLK on the receive side and TCLK locked to TSYSCLK on the transmit side).
elastic store minimum delay mode. When minimum delay mode is enabled, the elastic store is forced to a
maximum depth of 32 bits rather than its normal two-frame depth. This feature is useful primarily in applications
that interface to a 2.048MHz bus. Several restrictions apply when minimum delay mode is used. In addition to the
restriction mentioned above that the read and write clocks must be frequency locked, another restriction is that
RSYNC must be configured as an output when the receive elastic store is in minimum delay mode. In this mode,
the SYNC outputs are always in frame mode (multiframe outputs are not allowed). In a typical application,
RSYSCLK and TSYSCLK are locked to RCLK, and RSYNC (frame output mode) is connected to TSSYNC.
(Enable TSSYNC by setting GCR1.TSSYNCPE=1 for the appropriate port). The slip zone select bit (RESCR.
RSZS) must be set to 1. All of the slip contention logic in the framer is disabled (since slips cannot occur). On
power-up, after the RSYSCLK and TSYSCLK signals have locked to their respective line clock signals, the elastic
store reset bit (RESCR.RESR) should be toggled to insure proper operation
10.10.3 Additional Elastic Store Information
If the receive side elastic store is enabled, then a 1.544MHz or 2.048MHz clock must be provided at the RSYSCLK
input to the framer. Frame/multiframe sync can be input on the framer’s RSYNC input or the framer can output
frame or multiframe sync on RSYNC configured as an output. See the fields in the RIOCR register for details. If
signaling reinsertion is enabled, the robbed-bit signaling data is realigned to the multiframe sync input on RSYNC.
Otherwise, a multiframe sync input on RSYNC is treated as a simple frame boundary by the elastic store. The
framer always indicates frame boundaries on the line side of the elastic store via the RFSYNC output whether the
elastic store is enabled or not. Multiframe boundaries are always indicated via the RMSYNC output. If the elastic
store is enabled, then RMSYNC outputs the multiframe boundary on the system side of the elastic store. When the
device is receiving T1 and the system TDM interface (RSER et al) is enabled for 2.048MHz operation, the
RMSYNC signal outputs the T1 multiframe boundaries as delayed through the elastic store. When the device is
receiving E1 and the system TDM interface is enabled for 1.544MHz operation, the RMSYNC signal outputs the E1
multiframe boundaries as delayed through the elastic store.
If a 2.048MHz clock is applied to the RSYSCLK input, then the receive blank channel select registers (RBCS) can
be used to specify which channels are forced to all ones on the RSER output.
10.10.3.1 Sourcing T1 Channels from a 2.048MHz TDM Stream
The transmit elastic store operates with a 2.048MHz system-side data rate (32 timeslots per frame) when the
TIOCR.TSCLKM bit is set to 1. In this mode CPU software can specify which of the channels on TSER are mapped
into the T1 data stream by programming the transmit blank channel select registers (TBCS). When a bit in these
registers is set to one, the elastic store ignores TSER data for that channel. Typically, CPU software configures
eight channels to be ignored, leaving 24 channels to fill the T1 signal being generated by the transmit formatter.
The default (power-up) configuration is to ignore channels 25 to 32, so that the first 24 TSER channels are mapped
into the 24 channels of the T1 data stream.
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參數(shù)描述 |
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| DS34T104 | 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip |
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