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參數(shù)資料
| 型號： | DS34T102GN+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 219/366頁 |
| 文件大小： | 0K |
| 描述： | IC TDM OVER PACKET 484TEBGA |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 30 |
| 類型： | TDM（分時復(fù)用） |
| 應(yīng)用： | 數(shù)據(jù)傳輸 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 484-BGA 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 484-HSBGA（23x23） |
| 包裝： | 托盤 |
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____________________________________________________ DS34T101, DS34T102, DS34T104, DS34T108
296 of 366
Register Name:
TLS1
Register Description:
Transmit Latched Status Register 1
Register Address:
base address + 0x640
Bit #
7
6
5
4
3
2
1
0
Name
TESF
TESEM
TSLIP
TSLC96
TPDV
TAF
TMF
LOTCC
LOTC
Default
0
Bit 7: Transmit Elastic Store Full Event (TESF). This latched status bit is set to 1 when the transmit elastic store
buffer fills and a frame is deleted. TESF is cleared when written with a 1. When TESF is set it can cause an
interrupt request if the corresponding interrupt enable bit is set in the TIM1 register. See Section 10.10.
Bit 6: Transmit Elastic Store Empty Event (TESEM). This latched status bit is set to 1 when the transmit elastic
store buffer empties and a frame is repeated. TESEM is cleared when written with a 1. When TESEM is set it can
cause an interrupt request if the corresponding interrupt enable bit is set in the TIM1 register. See Section 10.10.
Bit 5: Transmit Elastic Store Slip Occurrence Event (TSLIP). This latched status bit is set to 1 when the
transmit elastic store has either repeated or deleted a frame (i.e. either TESF or TESEM set). TSLIP is cleared
when written with a 1. When TSLIP is set it can cause an interrupt request if the corresponding interrupt enable bit
Bit 4: Transmit SLC-96 Multiframe Event (TSLC96). T1 Mode Only. When enabled by TCR2-T1.TSLC96, this
latched status bit is set once per SLC-96 multiframe (72 frames) to alert the CPU that new data may be written to
the TSLC1-TSLC3 registers. This bit is cleared when written with a 1. When it is set it can cause an interrupt
request if the corresponding interrupt enable bit is set in the TIM1 register. See section 10.11.16.
Bit 3 (T1 Mode): Transmit Pulse Density Violation Event (TPDV). This latched status bit is set to 1 when the
transmit data stream does not meet the ANSI T1.403 requirements for pulse density. TPDV is cleared when written
with a 1. When TPDV is set it can cause an interrupt request if the corresponding interrupt enable bit is set in the
TIM1 register.
Bit 3 (E1 Mode): Transmit Align Frame Event (TAF). This latched status bit is set to 1every 250
s to alert the
CPU that the TAF and TNAF registers can be updated. It is cleared when written with a 1. When TAF is set it can
cause an interrupt request if the corresponding interrupt enable bit is set in the TIM1 register. See Section
Bit 2: Transmit Multiframe Event (TMF). In T1 mode, this latched status bit is set to 1 every 1.5ms on SF (D4)
MF boundaries or every 3ms on ESF MF boundaries. In E1 operation, it t is set every 2ms (regardless of whether
CRC-4 is enabled or not) on transmit multiframe boundaries to alert the CPU that signaling data can be updated.
TMF is cleared when written with a 1. When TMF is set it can cause an interrupt request if the corresponding
interrupt enable bit is set in the TIM1 register.
Bit 1: Loss of Transmit Clock Condition Clear (LOTCC). This latched status bit is set to 1 when a loss of
transmit clock condition has cleared (a clock has been sensed at formatter’s TCLK input). LOTCC is cleared when
written with a 1. When LOTCC is set it can cause an interrupt request if the corresponding interrupt enable bit is set
in the TIM1 register.
Bit 0: Loss of Transmit Clock Condition (LOTC). This latched status bit is set to 1 when the formatter’s TCLK
input has not transitioned for approximately 3 clock periods. LOTC is cleared when written with a 1 and can be
cleared by the CPU even if the condition is still present. When LOTC is set it can cause an interrupt request if the
corresponding interrupt enable bit is set in the TIM1 register.
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參數(shù)描述 |
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| DS34T102GN+ | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Dual TDM Over Packet Chip RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS34T104 | 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip |
| DS34T104GN | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Quad TDM Over Packet Chip RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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