- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄1916 > DS34T102GN+ (Maxim Integrated Products)IC TDM OVER PACKET 484TEBGA PDF資料下載
參數(shù)資料
| 型號： | DS34T102GN+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 47/366頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TDM OVER PACKET 484TEBGA |
| 產(chǎn)品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 30 |
| 類型： | TDM（分時復用） |
| 應用： | 數(shù)據(jù)傳輸 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 484-BGA 裸露焊盤 |
| 供應商設備封裝： | 484-HSBGA（23x23） |
| 包裝： | 托盤 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁當前第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁第326頁第327頁第328頁第329頁第330頁第331頁第332頁第333頁第334頁第335頁第336頁第337頁第338頁第339頁第340頁第341頁第342頁第343頁第344頁第345頁第346頁第347頁第348頁第349頁第350頁第351頁第352頁第353頁第354頁第355頁第356頁第357頁第358頁第359頁第360頁第361頁第362頁第363頁第364頁第365頁第366頁
____________________________________________________ DS34T101, DS34T102, DS34T104, DS34T108
140 of 366
10.13.3.6 Loss-of-Signal Detection
In T1 mode, LOS is declared when no pulses are detected (i.e., when the signal level is 3dB below the Rx
sensitivity level set by LRISMR.RSMS[1:0]) in a window of 192 consecutive pulse intervals. When LOS occurs, the
receiver sets the real-time LOS status bit in LRSR and the latched LOS status bit in LLSR. LLSR.LOS in turn can
cause and interrupt request if enabled by LSIMR.LOS. LOS is cleared when 24 or more pulses are detected
(amplitude greater than Rx sensitivity threshold) in a 192-bit period (pulse density above 12.5%) and there are no
occurrences of 100 or more consecutive zeroes during that period. This algorithm meets the requirements of ANSI
T1.231. For example, if Rx sensitivity is set at 18dB below nominal (LRISMR.RSMS[1:0], the LOS set threshold is
24dB below nominal, and the LOS clear threshold is 22dB below nominal.
In E1 and 2048kHz modes, if LTRCR:LCS=0 the receiver is configured for ITU G.775 LOS detection. When
configured in this manner, LOS is declared when no pulses are detected (i.e., when the signal level is 3dB below
the Rx sensitivity level set by LRISMR.RSMS[1:0]) in a window of 255 consecutive pulse intervals. When LOS
occurs, the receiver sets the real-time LOS status bit in LRSR and the latched LOS status bit in LLSR. LLSR.LOS
in turn can cause and interrupt request if enabled by LSIMR.LOS. LOS is cleared when at least 32 pulses are
detected (amplitude greater than Rx sensitivity threshold) in a window of 255 consecutive pulse intervals.
In E1 and 2048kHz modes, if LTRCR:LCS=1 the receiver is configured for ETSI 300 233 LOS detection. When
configured in this manner, LOS is declared when no pulses are detected (i.e., when the signal level is 3dB below
the Rx sensitivity level set by LRISMR.RSMS[1:0]) in a window of 2048 consecutive pulse intervals. When LOS
occurs, the receiver sets the real-time LOS status bit in LRSR and the latched LOS status bit in LLSR. LLSR.LOS
in turn can cause and interrupt request if enabled by LSIMR.LOS. LOS is cleared when at least one pulse is
detected (amplitude greater than Rx sensitivity threshold) in a window of 255 consecutive pulse intervals.
10.13.3.7 Receiver Power-Down
The LIU receiver can be powered down to reduce power consumption by setting LMCR.RPDE=1. When the
receiver is powered down, all digital outputs from the receiver are held low, and RTIP and RRING become high
impedance.
10.13.4 Jitter Attenuator
The LIU block contains a jitter attenuator (JA) that can be inserted into the transmit path, inserted into the Rx path
or disabled as specified by LTRCR.JAPS[1:0]. The depth of the jitter attenuator’s buffer can be set to 16, 32, 64 or
128 bits using the LTRCR.JADS[1:0] field. Larger buffer depths are used in applications where high-amplitude
phase noise is expected. Smaller buffer depths are used in delay sensitive applications. The jitter attenuator’s jitter
transfer is shown in Figure 10-74. In E1 mode, the JA’s corner frequency is approximately 0.6Hz. In T1/J1 mode, it
is approximately 3.75Hz. The JA is compliant with the specification listed in Table 3-1.
The jitter attenuator does it’s job by writing data into a FIFO (the jitter buffer) using the jittered clock and reading
data out of the FIFO using a low-noise clock. The read clock comes from a PLL inside the jitter attenuator. This
PLL seeks to produce a read-clock frequency that is exactly the same as the long-term-average frequency of the
write clock. It does this by looking at FIFO fill level. If the current fill level of the FIFO is less than half full, then FIFO
reads must be happening more frequently than FIFO writes and therefore the PLL decreases the read clock
frequency. Likewise, if the current fill level of the FIFO is more than half full, then FIFO reads must be happening
less frequently than FIFO writes and therefore the PLL increases the read clock frequency. FIFO overflows and
underflows (which both result in data errors) are reported in real-time status bits LRSR.JAO and JAU and latched
status bit LLSR.JALTS.
The jitter attenuator makes use of a clock derived from the E1CLK or T1CLK signal from the CLAD1 block. The
clock from which CLAD1 makes E1CLK and T1CLK (either the CLK_HIGH pin or the MCLK pin, see section 10.4)
must have very low jitter since jitter on this clock source is passed through to the output of the jitter attenuator. This
clock must also have a frequency accuracy better than ±50ppm for E1 applications and ±32ppm for T1/J1
interfaces.
相關PDF資料 |
PDF描述 |
|---|---|
| DS3501U+H | IC POT NV 128POS HV 10-USOP |
| DS3502U+ | IC POT DGTL NV 128TAP 10-MSOP |
| DS3503U+ | IC POT DGTL NV 128TAP 10-MSOP |
| DS3897MX | IC TXRX BTL TRAPEZIODAL 20-SOIC |
| DS3901E+ | IC RESIST VAR TRPL 14TSSOP |
相關代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DS34T102GN+ | 功能描述:網(wǎng)絡控制器與處理器 IC Dual TDM Over Packet Chip RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS34T104 | 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip |
| DS34T104GN | 功能描述:網(wǎng)絡控制器與處理器 IC Quad TDM Over Packet Chip RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
發(fā)布緊急采購，3分鐘左右您將得到回復。