參數(shù)資料
型號(hào)： DS34T102GN+
廠商： Maxim Integrated Products
文件頁(yè)數(shù)： 121/366頁(yè)
文件大?。?/td> 0K
描述： IC TDM OVER PACKET 484TEBGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 30
類型： TDM（分時(shí)復(fù)用）
應(yīng)用： 數(shù)據(jù)傳輸
安裝類型： 表面貼裝
封裝/外殼： 484-BGA 裸露焊盤
供應(yīng)商設(shè)備封裝： 484-HSBGA（23x23）
包裝： 托盤
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____________________________________________________ DS34T101, DS34T102, DS34T104, DS34T108
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11.4.14 Interrupt Controller
The base address for the interrupt controller register space is 0x68,000.
The Intpend register and the “change” registers listed below have latched status bits that indicate various TDMoP
hardware events. For each bit, the value 1 indicates that the event occurred. Writing 1 to a bit clears it to 0. Writing
0 to a bit does not change its value.
The Intmask register and the other “mask” registers listed below have an interrupt mask bit corresponding to each
bit in the associated “change” register. Each mask bit masks the interrupt when set to 1 and does not mask the
interrupt when set to 0.
The Intpend register is the master interrupt status register. “Change” bits in Intpend indicate that one or more
events of a specific type have occurred. More details about which ports or bundles had that type of event can be
found by reading the change register(s) for that event type.
In the register descriptions in this section, the index port indicates port number: 1-8 for DS34T108, 1-4 for
DS34T104, 1-2 for DS34T102, 1 only for DS34T101.
Table 11-15. Interrupt Controller Registers
Addr
Offset
Register Name
Description
Page
0x000
3
Interrupts pending register
0x004
Interrupt mask register
0x040
Rx CAS change for timeslots in Port 1
0x044
Rx CAS change for timeslots in Port 2
0x048
Rx CAS change for timeslots in Port 3
0x04C
Rx CAS change for timeslots in Port 4
0x050
Rx CAS change for timeslots in Port 5
0x054
Rx CAS change for timeslots in Port 6
0x058
Rx CAS change for timeslots in Port 7
0x05C
Rx CAS change for timeslots in Port 8
0x080
JBC underrun in Port 1.
0x088
JBC underrun in Port 2
0x090
JBC underrun in Port 3
0x098
JBC underrun in Port 4
0x0A0
JBC underrun in Port 5
0x0A8
JBC underrun in Port 6
0x0B0
JBC underrun in Port 7
0x0B8
JBC underrun in Port 8
0x084
JBC underrun mask for Port 1
0x08C
JBC underrun mask for Port 2
0x094
JBC underrun mask for Port 3
0x09C
JBC underrun mask for Port 4
0x0A4
JBC underrun mask for Port 5
0x0AC
JBC underrun mask for Port 6
0x0B4
JBC underrun mask for Port 7
0x0BC
JBC underrun mask for Port 8
0x0C0
Tx CAS change for timeslots in Port 1
0x0C8
Tx CAS change for timeslots in Port 2
0x0D0
Tx CAS change for timeslots in Port 3
0x0D8
Tx CAS change for timeslots in Port 4
0x0E0
Tx CAS change for timeslots in Port 5
0x0E8
Tx CAS change for timeslots in Port 6
0x0F0
Tx CAS change for timeslots in Port 7
0x0F8
Tx CAS change for timeslots in Port 8
0x0C4
Tx CAS change mask for Port 1
0x0CC
Tx CAS change mask for Port 1
0x0D4
Tx CAS change mask for Port 1
0x0DC
Tx CAS change mask for Port 1
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