參數(shù)資料
型號： DS34T102GN+
廠商： Maxim Integrated Products
文件頁數(shù)： 304/366頁
文件大?。?/td> 0K
描述： IC TDM OVER PACKET 484TEBGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標準包裝： 30
類型： TDM（分時復(fù)用）
應(yīng)用： 數(shù)據(jù)傳輸
安裝類型： 表面貼裝
封裝/外殼： 484-BGA 裸露焊盤
供應(yīng)商設(shè)備封裝： 484-HSBGA（23x23）
包裝： 托盤
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____________________________________________________ DS34T101, DS34T102, DS34T104, DS34T108
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Table 9-10. JTAG Interface Pins
See the JTAG interface timing diagram in Figure 14-28.
PIN NAME
PIN DESCRIPTION
JTRST_N
Ipu
JTAG Test Reset (Active Low)
This signal is used to asynchronously reset the test access port controller. After
power up, JTRST_N must be toggled from low to high. This action sets the device
into the JTAG DEVICE ID mode. Pulling JTRST_N low restores normal device
operation. If boundary scan is not used, this pin should be held low.
JTCLK
I
JTAG Test Clock
This signal is used to shift data into JTDI on the rising edge and out of JTDO on
the falling edge.
JTMS
Ipu
JTAG Test Mode Select
This pin is sampled on the rising edge of JTCLK and is used to place the test
access port into the various defined IEEE 1149.1 states. If not used, JTMS should
be held high.
JTDI
Ipu
JTAG Test Data Input
Test instructions and data are clocked into this pin on the rising edge of JTCLK. If
not used, JTDI can be held low or high (DVDDIO).
JTDO
Oz
8mA
JTAG Test Data Output
Test instructions and data are clocked out of this pin on the falling edge of JTCLK.
If not used, this pin should be left unconnected.
Table 9-11. Reset and Factory Test Pins
PIN NAME
PIN DESCRIPTION
RST_SYS_N
Ipu
System Reset (Active Low)
When this pin is held low the entire device is reset. This pin should be held low
(active) for at least 200
s before going inactive. CLK_SYS and CLK_HIGH should
be stable for at least 200
s before RST_SYS_N goes inactive. See section 10.5
for more information on system resets and block-level resets.
HIZ_N
I
High Impedance Enable (Active Low)
When this signal is low while JTRST_N is low, all of the digital output and bi-
directional pins are placed in the high impedance state. For normal operation this
signal is high. This is an asynchronous input.
SCEN
I
Used during factory test. This pin should be tied to DVSS.
STMD
I
Used during factory test. This pin should be tied to DVSS.
MBIST_EN
I
Used during factory test. This pin should be tied to DVSS.
MBIST_DONE
O
Used during factory test. This pin should be left floating.
MBIST_FAIL
O
Used during factory test. This pin should be left floating.
TEST_CLK
O
Used during factory test. This pin should be left floating.
TST_CLD
I
Used during factory test. This pin should be tied to DVSS.
TST_TA,
TST_TB,
TST_TC,
TST_RA,
TST_RB,
TST_RC
O
Test Transmit Probe A/B/C, Test Receive Probe A/B/C
Used during factory test. These pins should be left floating.
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PDF描述
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DS34T104 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip
DS34T104GN 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Quad TDM Over Packet Chip RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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