參數(shù)資料
型號： MQ80C52CXXX-36SBR
廠商： TEMIC SEMICONDUCTORS
元件分類： 微控制器/微處理器
英文描述： 8-BIT, MROM, 36 MHz, MICROCONTROLLER, CQFP44
文件頁數(shù)： 882/1447頁
文件大?。?/td> 3788K
代理商： MQ80C52CXXX-36SBR
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49
6437E–ATARM–23-Apr-13
SAM9M11
9.9
Bus Interface Unit
The ARM926EJ-S features a Bus Interface Unit (BIU) that arbitrates and schedules AHB
requests. The BIU implements a multi-layer AHB, based on the AHB-Lite protocol, that enables
parallel access paths between multiple AHB masters and slaves in a system. This is achieved by
using a more complex interconnection matrix and gives the benefit of increased overall bus
bandwidth, and a more flexible system architecture.
The multi-master bus architecture has a number of benefits:
It allows the development of multi-master systems with an increased bus bandwidth and a
flexible architecture.
Each AHB layer becomes simple because it only has one master, so no arbitration or master-
to-slave muxing is required. AHB layers, implementing AHB-Lite protocol, do not have to
support request and grant, nor do they have to support retry and split transactions.
The arbitration becomes effective when more than one master wants to access the same
slave simultaneously.
9.9.1
Supported Transfers
The ARM926EJ-S processor performs all AHB accesses as single word, bursts of four words, or
bursts of eight words. Any ARM9EJ-S core request that is not 1, 4, 8 words in size is split into
packets of these sizes. Note that the Atmel bus is AHB-Lite protocol compliant, hence it does not
support split and retry requests.
Table 8 gives an overview of the supported transfers and different kinds of transactions they are
used for.
9.9.2
Thumb Instruction Fetches
All instructions fetches, regardless of the state of ARM9EJ-S core, are made as 32-bit accesses
on the AHB. If the ARM9EJ-S is in Thumb state, then two instructions can be fetched at a time.
9.9.3
Address Alignment
The ARM926EJ-S BIU performs address alignment checking and aligns AHB addresses to the
necessary boundary. 16-bit accesses are aligned to halfword boundaries, and 32-bit accesses
are aligned to word boundaries.
Table 9-7.
Supported Transfers
HBurst[2:0]
Description
SINGLE
Single transfer
Single transfer of word, half word, or byte:
data write (NCNB, NCB, WT, or WB that has missed in DCache)
data read (NCNB or NCB)
NC instruction fetch (prefetched and non-prefetched)
page table walk read
INCR4
Four-word incrementing burst
Half-line cache write-back, Instruction prefetch, if enabled. Four-word burst NCNB,
NCB, WT, or WB write.
INCR8
Eight-word incrementing burst
Full-line cache write-back, eight-word burst NCNB, NCB, WT, or WB write.
WRAP8
Eight-word wrapping burst
Cache linefill
相關PDF資料
PDF描述
MT80C31-25R 8-BIT, 25 MHz, MICROCONTROLLER, PQFP44
MQ80C52TXXX-16/883 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQFP44
MR80C52EXXX-20SCD 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CQCC44
MR80C32-16SHXXX 8-BIT, 16 MHz, MICROCONTROLLER, CQCC44
MD80C32EXXX-30/883 8-BIT, 30 MHz, MICROCONTROLLER, CDIP40
相關代理商/技術參數(shù)
參數(shù)描述
MQ82370-20 制造商:Rochester Electronics LLC 功能描述:- Bulk
MQ8238020 制造商:Intel 功能描述:CONTROLLER: OTHER
MQ82380-20 制造商:Rochester Electronics LLC 功能描述:- Bulk
MQ82380-20/R 制造商:Rochester Electronics LLC 功能描述:
MQ82592 制造商:Rochester Electronics LLC 功能描述:- Bulk
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