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參數(shù)資料
| 型號(hào)： | MT47H128M8HQ-187ELAT:E |
| 元件分類： | DRAM |
| 英文描述： | 128M X 8 DDR DRAM, 0.35 ns, PBGA60 |
| 封裝： | 8 X 11.50 MM, ROHS COMPLIANT, FBGA-60 |
| 文件頁數(shù)： | 100/133頁 |
| 文件大小： | 9170K |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁當(dāng)前第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁
Commands
Truth Tables
The following tables provide a quick reference of available DDR2 SDRAM commands,
including CKE power-down modes and bank-to-bank commands.
Table 36: Truth Table – DDR2 Commands
Notes: 1–3 apply to the entire table
Function
CKE
CS#
RAS# CAS# WE#
BA2–
BA0 An–A11 A10
A9–A0 Notes
Previous
Cycle
Current
Cycle
LOAD MODE
H
L
BA
OP code
REFRESH
H
L
H
X
SELF REFRESH entry
H
L
H
X
SELF REFRESH exit
L
H
X
L
H
Single bank
PRECHARGE
H
L
H
L
BA
X
L
X
All banks PRECHARGE
H
L
H
L
X
H
X
Bank ACTIVATE
H
L
H
BA
Row address
WRITE
H
L
H
L
BA
Column
address
L
Column
address
WRITE with auto
precharge
H
L
H
L
BA
Column
address
H
Column
address
READ
H
L
H
L
H
BA
Column
address
L
Column
address
READ with auto
precharge
H
L
H
L
H
BA
Column
address
H
Column
address
NO OPERATION
H
X
L
H
X
Device DESELECT
H
X
H
X
Power-down entry
H
L
H
X
L
H
Power-down exit
L
H
X
L
H
Notes: 1. All DDR2 SDRAM commands are defined by states of CS#, RAS#, CAS#, WE#, and CKE at
the rising edge of the clock.
2. The state of ODT does not affect the states described in this table. The ODT function is
not available during self refresh. See ODT Timing (page 127) for details.
3.
“X” means “H or L” (but a defined logic level) for valid IDD measurements.
4. BA2 is only applicable for densities
≥1Gb.
5. An n is the most significant address bit for a given density and configuration. Some larg-
er address bits may be “Don’t Care” during column addressing, depending on density
and configuration.
1Gb: x4, x8, x16 DDR2 SDRAM
Commands
PDF: 09005aef821ae8bf
1GbDDR2.pdf – Rev. S 10/09 EN
69
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT48LC2M32B1TG-7 | 2M X 32 SYNCHRONOUS DRAM, 5.5 ns, PDSO86 |
| MT48LC32M4A2P-7ELIT:G | 32M X 4 SYNCHRONOUS DRAM, 5.4 ns, PDSO54 |
| MT55L256L18FT-12TR | 256K X 18 ZBT SRAM, 9 ns, PQFP100 |
| MT55L256L32FT-12 | 256K X 32 ZBT SRAM, 9 ns, PQFP100 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| MT47H128M8HQ-25EAT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
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