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參數(shù)資料
| 型號(hào)： | MT47H128M8HQ-187ELAT:E |
| 元件分類： | DRAM |
| 英文描述： | 128M X 8 DDR DRAM, 0.35 ns, PBGA60 |
| 封裝： | 8 X 11.50 MM, ROHS COMPLIANT, FBGA-60 |
| 文件頁(yè)數(shù)： | 62/133頁(yè) |
| 文件大?。?/td> | 9170K |
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Table 11: AC Operating Specifications and Conditions (Continued)
Not all speed grades listed may be supported for this device; refer to the title page for speeds supported; Notes: 1–5 apply to the entire table;
VDDQ = +1.8V ±0.1V, VDD = +1.8V ±0.1V
AC Characteristics
-187E
-25E
-25
-3E
-3
-37E
-5E
Units Notes
Parameter
Symbol
Min
Max
Min Max Min Max Min Max Min Max Min Max Min Max
Data-Out
DQ output access
time from CK/CK#
tAC
–350
+350
–400 +400 –400 +400 –450 +450 –450 +450 –500 +500 –600 +600
ps
DQS–DQ skew,
DQS to last DQ
valid, per group,
per access
tDQSQ
–
175
–
200
–
200
–
240
–
240
–
300
–
350
ps
DQ hold from next
DQS strobe
tQHS
–
250
–
300
–
300
–
340
–
340
–
400
–
450
ps
DQ–DQS hold, DQS
to first DQ not valid
tQH
MIN = tHP - tQHS
MAX = n/a
ps
CK/CK# to DQ, DQS
High-Z
tHZ
MIN = n/a
MAX = tAC (MAX)
ps
CK/CK# to DQ
Low-Z
tLZ2
MIN = 2 × tAC (MIN)
MAX = tAC (MAX)
ps
Data valid output
window
DVW
MIN = tQH - tDQSQ
MAX = n/a
ns
Data-In
DQ and DM input
setup time to DQS
tDSb
0
–
50
–
50
–
100
–
100
–
100
–
150
–
ps
DQ and DM input
hold time to DQS
tDHb
75
–
125
–
125
–
175
–
175
–
225
–
275
–
ps
DQ and DM input
setup time to DQS
tDSa
200
–
250
–
250
–
300
–
300
–
350
–
400
–
ps
DQ and DM input
hold time to DQS
tDHa
200
–
250
–
250
–
300
–
300
–
350
–
400
–
ps
DQ and DM input
pulse width
tDIPW
MIN = 0.35 × tCK
MAX = n/a
tCK
1Gb:
x4,
x8,
x16
DDR2
SDRAM
AC
Timing
Operating
Specifications
PDF:
09005aef821ae8bf
1GbDDR2.pdf
–
Rev.
S
10/09
EN
34
Micron
Technology,
Inc.
reserves
the
right
to
change
products
or
specifications
without
notice.
2004
Micron
Technology,
Inc.
All
rights
reserved.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT48LC2M32B1TG-7 | 2M X 32 SYNCHRONOUS DRAM, 5.5 ns, PDSO86 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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