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參數(shù)資料
| 型號： | MT47H128M8HQ-187ELAT:E |
| 元件分類： | DRAM |
| 英文描述： | 128M X 8 DDR DRAM, 0.35 ns, PBGA60 |
| 封裝： | 8 X 11.50 MM, ROHS COMPLIANT, FBGA-60 |
| 文件頁數(shù)： | 26/133頁 |
| 文件大?。?/td> | 9170K |
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Figure 72: WRITE-to-Power-Down or Self Refresh Entry
CK
CK#
Command
DQ
DQS, DQS#
WL = 3
T0
T1
T2
Don’t Care
Transitioning Data
NOP
DO
T3
T4
T5
Valid
T6
Valid
T7
T8
tCKE (MIN)
Address
A10
NOP
WRITE
Valid
Power-down or
self refresh entry1
tWTR
NOP1
DO
CKE
Note: 1. Power-down or self refresh entry may occur after the WRITE burst completes.
Figure 73: WRITE with Auto Precharge-to-Power-Down or Self Refresh Entry
CK
CK#
Command
DQ
DQS, DQS#
WL = 3
T0
T1
T2
Don’t Care
Transitioning Data
NOP
DO
T3
T4
T5
Valid
Ta0
Valid1
NOP
Ta1
Ta2
tCKE (MIN)
Address
A10
NOP
CKE
WRITE
Valid
Power-down or
self refresh entry
WR2
DO
Indicates a break in
time scale
Notes: 1. Internal PRECHARGE occurs at Ta0 when WR has completed; power-down entry may oc-
cur 1 x tCK later at Ta1, prior to tRP being satisfied.
2. WR is programmed through MR9–MR11 and represents (tWR [MIN] ns/tCK) rounded up
to next integer tCK.
1Gb: x4, x8, x16 DDR2 SDRAM
Power-Down Mode
PDF: 09005aef821ae8bf
1GbDDR2.pdf – Rev. S 10/09 EN
121
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT48LC2M32B1TG-7 | 2M X 32 SYNCHRONOUS DRAM, 5.5 ns, PDSO86 |
| MT48LC32M4A2P-7ELIT:G | 32M X 4 SYNCHRONOUS DRAM, 5.4 ns, PDSO54 |
| MT55L256L18FT-12TR | 256K X 18 ZBT SRAM, 9 ns, PQFP100 |
| MT55L256L32FT-12 | 256K X 32 ZBT SRAM, 9 ns, PQFP100 |
| MT55L512V18PF-6 | 512K X 18 ZBT SRAM, 3.5 ns, PBGA165 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT47H128M8HQ-25AT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HQ-25EAT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
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