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參數(shù)資料
| 型號： | MT47H128M8HQ-187ELAT:E |
| 元件分類： | DRAM |
| 英文描述： | 128M X 8 DDR DRAM, 0.35 ns, PBGA60 |
| 封裝： | 8 X 11.50 MM, ROHS COMPLIANT, FBGA-60 |
| 文件頁數(shù)： | 120/133頁 |
| 文件大?。?/td> | 9170K |
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Figure 42: DDR2 Power-Up and Initialization
tVTD1
CKE
Rtt
Power-up:
VDD and stable
clock (CK, CK#)
T = 200s (MIN)3
High-Z
DM
15
DQS
15
High-Z
Address
16
CK
CK#
tCL
VTT1
VREF
VDDQ
Command
NOP3
PRE
T0
Ta0
Don’t care
tCL
tCK
VDD
ODT
DQ
15
High-Z
Tb0
200 cycles of CK are required before a READ command can be issued
MR with
DLL RESET
tRFC
LM8
PRE9
LM7
REF10
LM11
Tg0
Th0
Ti0
Tj0
MR without
DLL RESET
EMR with
OCD default
Tk0
Tl0
Tm0
Te0
Tf0
EMR(2)
EMR(3)
tMRD
LM6
LM5
A10 = 1
tRPA
Tc0
Td0
SSTL_18
low level
2
Valid14
Valid
Indicates a Break in
Time Scale
LM12
EMR with
OCD exit
LM13
Normal
operation
See no te 10
Code
A10 = 1
Code
tMRD
tRPA
tRFC
VDDL
tMRD
EMR
T = 400ns (MIN)4
LVCMOS
low level2
1Gb:
x4,
x8,
x16
DDR2
SDRAM
Initialization
PDF:
09005aef821ae8bf
1GbDDR2.pdf
–
Rev.
S
10/09
EN
87
Micron
Technology,
Inc.
reserves
the
right
to
change
products
or
specifications
without
notice.
2004
Micron
Technology,
Inc.
All
rights
reserved.
相關PDF資料 |
PDF描述 |
|---|---|
| MT48LC2M32B1TG-7 | 2M X 32 SYNCHRONOUS DRAM, 5.5 ns, PDSO86 |
| MT48LC32M4A2P-7ELIT:G | 32M X 4 SYNCHRONOUS DRAM, 5.4 ns, PDSO54 |
| MT55L256L18FT-12TR | 256K X 18 ZBT SRAM, 9 ns, PQFP100 |
| MT55L256L32FT-12 | 256K X 32 ZBT SRAM, 9 ns, PQFP100 |
| MT55L512V18PF-6 | 512K X 18 ZBT SRAM, 3.5 ns, PBGA165 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MT47H128M8HQ-25AT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HQ-25EAT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
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