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參數(shù)資料
| 型號： | MT47H128M8HQ-187ELAT:E |
| 元件分類： | DRAM |
| 英文描述： | 128M X 8 DDR DRAM, 0.35 ns, PBGA60 |
| 封裝： | 8 X 11.50 MM, ROHS COMPLIANT, FBGA-60 |
| 文件頁數(shù)： | 74/133頁 |
| 文件大小： | 9170K |
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Table 16: Differential Input Logic Levels
All voltages referenced to VSS
Parameter
Symbol
Min
Max
Units
Notes
DC input signal voltage
VIN(DC)
–300
VDDQ
mV
DC differential input voltage
VID(DC)
250
VDDQ
mV
AC differential input voltage
VID(AC)
500
VDDQ
mV
AC differential cross-point voltage
VIX(AC)
0.50 × VDDQ - 175
0.50 × VDDQ + 175
mV
Input midpoint voltage
VMP(DC)
850
950
mV
Notes: 1. VIN(DC) specifies the allowable DC execution of each input of differential pair such as CK,
CK#, DQS, DQS#, LDQS, LDQS#, UDQS, UDQS#, and RDQS, RDQS#.
2. VID(DC) specifies the input differential voltage |VTR - VCP| required for switching, where
VTR is the true input (such as CK, DQS, LDQS, UDQS) level and VCP is the complementary
input (such as CK#, DQS#, LDQS#, UDQS#) level. The minimum value is equal to VIH(DC) -
3. VID(AC) specifies the input differential voltage |VTR - VCP| required for switching, where
VTR is the true input (such as CK, DQS, LDQS, UDQS, RDQS) level and VCP is the comple-
mentary input (such as CK#, DQS#, LDQS#, UDQS#, RDQS#) level. The minimum value is
4. The typical value of VIX(AC) is expected to be about 0.5 × VDDQ of the transmitting device
and VIX(AC) is expected to track variations in VDDQ. VIX(AC) indicates the voltage at which
differential input signals must cross, as shown in Figure 13.
5. VMP(DC) specifies the input differential common mode voltage (VTR + VCP)/2 where VTR is
the true input (CK, DQS) level and VCP is the complementary input (CK#, DQS#). VMP(DC)
is expected to be approximately 0.5 × VDDQ.
6. VDDQ + 300mV allowed provided 1.9V is not exceeded.
Figure 13: Differential Input Signal Levels
TR2
CP2
2.1V
VDDQ = 1.8V
VIN(DC)max1
VIN(DC)min1
–0.30V
0.9V
1.075V
0.725V
VID(AC)6
VID(DC)5
X
VMP(DC)3
VIX(AC)4
X
Notes: 1. TR and CP may not be more positive than VDDQ + 0.3V or more negative than VSS - 0.3V.
2. TR represents the CK, DQS, RDQS, LDQS, and UDQS signals; CP represents CK#, DQS#,
RDQS#, LDQS#, and UDQS# signals.
3. This provides a minimum of 850mV to a maximum of 950mV and is expected to be
VDDQ/2.
4. TR and CP must cross in this region.
5. TR and CP must meet at least VID(DC)min when static and is centered around VMP(DC).
6. TR and CP must have a minimum 500mV peak-to-peak swing.
1Gb: x4, x8, x16 DDR2 SDRAM
Input Electrical Characteristics and Operating Conditions
PDF: 09005aef821ae8bf
1GbDDR2.pdf – Rev. S 10/09 EN
45
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