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參數(shù)資料
| 型號： | MT47H128M8HQ-187ELAT:E |
| 元件分類： | DRAM |
| 英文描述： | 128M X 8 DDR DRAM, 0.35 ns, PBGA60 |
| 封裝： | 8 X 11.50 MM, ROHS COMPLIANT, FBGA-60 |
| 文件頁數(shù)： | 5/133頁 |
| 文件大?。?/td> | 9170K |
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Figure 55: x16 Data Output Timing – tDQSQ, tQH, and Data Valid Window
DQ (last data valid)4
DQ4
LDSQ#
LDQS3
DQ (last data valid)4
DQ (first data no longer valid)4
DQ0–DQ7 and LDQS collectively6
T2
T2n
T3
T3n
CK
CK#
T1
T2
T3
T4
T2n
T3n
tQH5
tDQSQ2
Data valid
window
Data valid
window
DQ (last data valid)7
DQ7
UDQS#
UDQS3
DQ (last data valid)7
DQ (first data no longer valid)7
DQ8–DQ15 and UDQS collectively6
T2
T2n
T3
T3n
tQH5
tDQSQ2
tHP1
tQH5
Data valid
window
Data valid
window
Data valid
window
Data valid
window
Data valid
window
Upper
Byte
Lower
Byte
Data valid
window
tQHS
Notes: 1. tHP is the lesser of tCL or tCH clock transitions collectively when a bank is active.
2. tDQSQ is derived at each DQS clock edge, is not cumulative over time, begins with DQS
transitions, and ends with the last valid transition of DQ.
3. DQ transitioning after the DQS transitions define the tDQSQ window. LDQS defines the
lower byte, and UDQS defines the upper byte.
4. DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, or DQ7.
1Gb: x4, x8, x16 DDR2 SDRAM
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PDF: 09005aef821ae8bf
1GbDDR2.pdf – Rev. S 10/09 EN
102
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT48LC2M32B1TG-7 | 2M X 32 SYNCHRONOUS DRAM, 5.5 ns, PDSO86 |
| MT48LC32M4A2P-7ELIT:G | 32M X 4 SYNCHRONOUS DRAM, 5.4 ns, PDSO54 |
| MT55L256L18FT-12TR | 256K X 18 ZBT SRAM, 9 ns, PQFP100 |
| MT55L256L32FT-12 | 256K X 32 ZBT SRAM, 9 ns, PQFP100 |
| MT55L512V18PF-6 | 512K X 18 ZBT SRAM, 3.5 ns, PBGA165 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT47H128M8HQ-25AT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HQ-25EAT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
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