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參數(shù)資料
| 型號： | MT47H128M8HQ-187ELAT:E |
| 元件分類： | DRAM |
| 英文描述： | 128M X 8 DDR DRAM, 0.35 ns, PBGA60 |
| 封裝： | 8 X 11.50 MM, ROHS COMPLIANT, FBGA-60 |
| 文件頁數(shù)： | 14/133頁 |
| 文件大小： | 9170K |
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Figure 63: Bank Write – Without Auto Precharge
CK
CK#
CKE
A10
tCK
tCH
tCL
RA
tRCD
tRAS
tRP
tWR
T0
T1
T2
T3
T5
T6
T6n
T7
T8
T9
T5n
NOP1
Command
3
5
ACT
RA
Col n
WRITE2
NOP1
One bank
All banks
Bank x
PRE
Bank x
NOP1
tDQSL tDQSH tWPST
Bank x4
DQ6
DM
DI
n
Don’t Care
Transitioning Data
WL ±tDQSS (NOM)
tWPRE
DQS, DQS#
Address
NOP1
WL = 2
T4
Bank select
Notes: 1. NOP commands are shown for ease of illustration; other commands may be valid at
these times.
2. BL = 4 and AL = 0 in the case shown.
3. Disable auto precharge.
4.
“Don’t Care” if A10 is HIGH at T9.
5. Subsequent rising DQS signals must align to the clock within tDQSS.
6. DI n = data-in for column n; subsequent elements are applied in the programmed order.
7. tDSH is applicable during tDQSS (MIN) and is referenced from CK T5 or T6.
8. tDSS is applicable during tDQSS (MAX) and is referenced from CK T6 or T7.
1Gb: x4, x8, x16 DDR2 SDRAM
WRITE
PDF: 09005aef821ae8bf
1GbDDR2.pdf – Rev. S 10/09 EN
110
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT48LC2M32B1TG-7 | 2M X 32 SYNCHRONOUS DRAM, 5.5 ns, PDSO86 |
| MT48LC32M4A2P-7ELIT:G | 32M X 4 SYNCHRONOUS DRAM, 5.4 ns, PDSO54 |
| MT55L256L18FT-12TR | 256K X 18 ZBT SRAM, 9 ns, PQFP100 |
| MT55L256L32FT-12 | 256K X 32 ZBT SRAM, 9 ns, PQFP100 |
| MT55L512V18PF-6 | 512K X 18 ZBT SRAM, 3.5 ns, PBGA165 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT47H128M8HQ-25AT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HQ-25EAT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
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