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參數(shù)資料
| 型號： | MT90520 |
| 廠商： | Zarlink Semiconductor Inc. |
| 英文描述： | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| 中文描述： | 8端口基本速率電路仿真AAL1特區(qū) |
| 文件頁數(shù)： | 131/180頁 |
| 文件大?。?/td> | 1736K |
| 代理商： | MT90520 |
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MT90520
Data Sheet
131
Zarlink Semiconductor Inc.
6.2.7 UTOPIA Interface Module
Address: 3200 + p*2 (Hex)
Label: TCR_Pp (where p represents the port number)
Reset Value: 07FF (Hex)
Label
Bit
Position
Type
Description
LATE_CELL_
PERIOD
10:0
R/W
Late Cell Timeout.
If a cell has not been received prior to this timeout (measured in 125
μ
s increments), an
internal flag is set, indicating a late cell arrival. This timer should generally be set to a value
equal to the cell assembly time, plus the expected CDV.
Default: 256 ms
In UDT mode, if this timeout period is passed, the LATE_CELL_STATUS bit in this per-port
register will be set. Additionally, if the CHECK_LATE_ARRIVALS bit is set in the UDT
Reassembly Control Register at 2000h, a dummy cell will also be inserted into the UDT
Reassembly Circular Buffer for the port.
LATE_CELL_ SE
11
R/W
Late Cell Status Service Enable.
When set, a ‘1’ on LATE_CELL_STATUS in this register will cause the
RX_TIMEOUT_SRV bit to be set in the Main Status Register at 0002h. As well, the per-
port status bit for the corresponding port will be set in the MIB Timeout Status Register at
3002h.
LATE_CELL_
STATUS
12
R/O/L
If set, indicates that a late cell event has occurred on this port. This bit can be cleared by
writing with ‘0’.
Note: This bit will only be set if a port is operating in UDT mode.
CUT_VC_SE
13
R/W
Cut VC Status Service Enable.
When set, a ‘1’ on CUT_VC_STATUS in this register will cause the RX_TIMEOUT_SRV
bit to be set in the Main Status Register at 0002h. As well, the per-port status bit for the
corresponding port will be set in the MIB Timeout Status Register at 3002h.
CUT_VC_
STATUS
14
R/O/L
If set, indicates that a cut VC event has occurred on this port (i.e, the CUT_VC_PERIOD
set in the MIB Timeout Configuration Register at 3000h has been passed without a cell
arrival). This bit can be cleared by writing with ‘0’.
Reserved
15
R/O
Always reads ‘0’.
Table 58 - Timeout Configuration Register (one per port)
Address: 4000 (Hex)
Label: UCR
Reset Value: 0004 (Hex)
Label
Bit
Position
Type
Description
SDT_N_UDT
0
R/W
SDT/UDT.
Selects between SDT mode (when set) and UDT mode (when cleared). To operate in
both modes simultaneously, this bit must be cleared. When operating in UDT mode, the
UDT VCI/VPI comparison is performed followed by the LUT (if necessary). In SDT mode,
the look-up is performed first (the UDT VPI/VCI comparison is skipped).
UNI_N_NNI
1
R/W
UNI/NNI.
Selects between UNI (when set) and NNI mode (when cleared). If NNI mode is enabled,
the GFC field of the cell header will be used in the UDT VPI/VCI comparison.
UTO_CLK_SEL
2
R/W
Selects between an external clock (when set) and an internal clock (when cleared). If an
internal clock is selected, UTO_IN_CLK and UTO_OUT_CLK are outputs, and the
frequency of the generated clock is equivalent to MCLK/2. If an external clock is
selected, UTO_IN_CLK and UTO_OUT_CLK are inputs.
Table 59 - UTOPIA Configuration Register
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT90520AG | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT9072 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT9072AB | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT9072AV | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT90820 | Large Digital Switch |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT90520AG | 制造商:Microsemi Corporation 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays |
| MT90520AG2 | 制造商:Microsemi Corporation 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays |
| MT90528 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT90528AG | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT90528AG2 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR |
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