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參數(shù)資料
| 型號： | MT90520 |
| 廠商： | Zarlink Semiconductor Inc. |
| 英文描述： | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| 中文描述： | 8端口基本速率電路仿真AAL1特區(qū) |
| 文件頁數(shù)： | 25/180頁 |
| 文件大?。?/td> | 1736K |
| 代理商： | MT90520 |
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MT90520
Data Sheet
25
Zarlink Semiconductor Inc.
Ball Pin #
Pin Name
I/O
Type
Description
A15
TDM_CLK
I
3.3 V
CMOS PD
Clock input from external PLL, operating at DS1/E1/ST-BUS
line rate.
B15
PHY_CLK
I
3.3 V
CMOS PD
PRS-traceable clock input (8 kHz reference clock or
19.44 MHz clock from PHY network layer).
C14
C4M/C2M_b
I/O
3.3 V
CMOS PD /
24 mA
- Backplane clock to be used when all 8 TDM ports are to have
the same input and output clock.
- TDM clock running at either 4.096 MHz or 2.048 MHz.
- Input in TDM backplane slave mode; output in TDM
backplane master mode.
D14
F0_b
I/O
3.3 V
CMOS PD /
24 mA
- Frame pulse which delineates the 8 kHz frame boundary on
PCM input and output streams.
- In 2.048 Mbps ST-BUS applications, this is a negative-going
pulse straddling the frame boundary and lasting for one cycle
of the 4.096 MHz clock.
- In Generic bus applications, this signal may be a positive-
going or negative-going pulse following the frame boundary
and lasting for one bit cycle (i.e., one cycle of the 2.048 MHz
clock).
- Input in TDM backplane slave mode; output in TDM
backplane master mode.
B14
PRI_REF
O
3.3 V, 2 mA Output clock running at DS1/E1/ST-BUS line rate, used to
provide a primary reference clock for an external PLL.
Note:
This pin will still present a clock (derived from an internal
PLL) even if its source clock is experiencing an LOS condition.
Therefore, the PRI_LOS signal should be used to qualify the
quality of this clock.
A14
PRI_LOS
O
3.3 V, 2 mA If high, indicates to an external PLL that the primary reference
clock has experienced an LOS condition.
B13
SEC_REF
O
3.3 V, 2 mA Output clock running at DS1/E1/ST-BUS line rate, used to
provide a secondary reference clock for an external PLL.
A13
SEC_LOS
O
3.3 V, 2 mA If high, indicates to an external PLL that the secondary
reference clock has experienced an LOS condition.
Table 5 - Clock Management Pins
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT90520AG | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT9072 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT9072AB | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT9072AV | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT90820 | Large Digital Switch |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT90520AG | 制造商:Microsemi Corporation 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays |
| MT90520AG2 | 制造商:Microsemi Corporation 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays |
| MT90528 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT90528AG | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT90528AG2 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR |
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